应用十四进制同步减法计数器设计数字电子的设计方案.doc
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应用十四进制同步减法计数器设计数字电子的设计方案
1 数字电子设计部分
1.1 课程设计的目的
1.加深对教材的理解和思考，并通过实验设计、验证正是理论的正确性。
2.学习自行设计一定难度并有用途的计数器、加法器、寄存器等。
3.检测自己的数字电子技术掌握能力。
1.2设计的总体框图
下图为同步二进制加法计数器示意框图
图1.2.1
1.3设计过程
十四进制同步减法计数器，无效态为：0001，0010
①根据题意可画出该计数器状态图：
1111→1110→1101→1100→1011→1010 →1001
0000←0011←0100←0101←0110←0111←1000
图 1.3.1
②选择触发器，求时钟方程，画出卡诺图。
a.触发器：JK边沿触发器四个
b.时钟方程：由于是同步计数器，故CP0=CP1=CP2= CP3=CP
c.卡诺图如下：
十四进制同步减法计数器次态和输出卡诺图：
图1.3.2
1.1．1 次态的卡诺图
图1.3.3
1.1. 2 次态的卡诺图
图1.3.4
1.1. 3 次态的卡诺图
图1.3.5
1.1. 4 次态 的卡诺图
图1.3.6
③根据卡诺图写出状态方程、输出方程：
状态方程：
④求驱动方程：
JK触发器特性方程为：
由此可以得出驱动方程：
⑤检查电路能否自启动：
将无效态（0001，0010）代入状态方程、输出方程进行计算，
得：
,结果，均为有效态，故能自启动,其状态图为：
⑥下图为十四进制减法计数器（无效态：0001，0010）的时序图
1.4序列检测器设计的总体框图
下图为序列信号发生器的设计总体框图
1.5序列检测器的设计过程
1.检测序列1110，画出状态图如下：
图1.5.1
2.选择触发器，求时钟方程。
选择触发器：本次设计选用2个JK边沿触发器。
时钟方程：由于是同步的，故CP0=CP1=CP
3.求输出方程和状态方程。
下图为序列检测器次态和输出卡诺图：
图1.5.2
Ⅰ.下图为三位二进制加法器次态的卡诺图
图1.5.3
Ⅲ.下图为三位二进制加法器次态的卡诺图
图1.5.4
Ⅳ.下图为三位二进制加法器输出Y的卡诺图
图1.5.5
根据卡诺图写出状态方程、输出方程：
状态方程：
输出方程：
④求驱动方程。
JK触发器特性方程为：
由此可以得出驱动方程：
⑤检测能否自启动（无效状态10）
所以，可以看出本题是可以自启动的。
1.6组合逻辑电路的设计要求（3-8译码器）
1. 题目要求：用集成二进制译码器和与非门实现下列逻辑函数，选择合适的电路，画出连线图。
要求如下：（实现以下输出功能）
1.7组合逻辑电路的设计过程（3-8译码器）
本题有三个输入信号A,B,C,所以选择3-8译码器74LS138芯片。
因此由以上表达式可知：
＝C ＝B ＝A
1.8设计的逻辑电路图
1. 十四进制同步减法计数器
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