位进制同步加法计数器的设计.doc
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1 三位二进制同步加法计数器的设计(000,111)
1.1课程设计的目的:
1、了解同步加法计数器工作原理和逻辑功能。
2、掌握计数器电路的分析,设计方法及应用。
3、学会正确使用JK触发器。
1.2设计的总体框图:
CPC
输入计数脉冲 送给高位的进位信号
图1.1六进制加法器
1.3设计过程:
1 状态图:
图1.2六进制加法状态图
2 时序图:
CP:
Q2:
Q1:
Q0:
Y:
图1.3六进制加法的波形图
3选择的触发器名称:
选用三个CP下降沿触发的边沿JK触发器74LS112
输出方程:
Qn1Q0n
Q2n
00
01
11
10
0
X
0
0
0
1
0
0
X
1 图1.4输出Y的卡诺图
Y=Q2nQ1n
4状态方程:
Qn1Q0n
Q2n
00
01
11
10
0
XXX
010
100
011
1
101
110
XXX
001 图1.5六进制同步加法计数器的次态卡诺图
5各个触发器次态的卡诺图
Q1 n Q0n
Q2n
00
01
11
10
0
X
0
1
0
1
1
1
X
0 图1.6Q2n+1的卡诺图
Q1nQ0n
Q2n
00
01
11
10
0
X
1
0
1
1
0
1
X
0 图1.7 Q1n+1的卡诺图
Q1nQ0n
Q2n
00
01
11
10
0
X
0
0
1
1
1
0
X
1 图1.8Q0n+1的卡诺图
6由卡诺图得出状态方程为:
Q2n+1=Q1n Q2n + Q1n Q0n Q2n
Q1n+1=Q0n Q1n + Q2n Q0n Q1n
Q0n+1=Q0n
驱动方程:
= Q1n Q0n = Q0n =1
= Q1n = Q2n Q 0n =1
7.检查能否自启动:
/0 /1
111 000 001 (有效状态)
图1.8检测能否自启动
1.4设计的逻辑电路图:
图1.9六进制加法计数器的电路图
设计的电路原理图:
图1.10六进制加法计数器的原理图
1.6实验仪器:
数字原理实验系统一台
集成电路芯片:74LS08一片 74LS00一片 74LS112三片
1.7实验结论:
经过实验可知,满足时序图的变化,且可以进行自启动。
实验过程中很顺利,没有出现问题。
2 串行序列信号检测器的设计(检测序列0111)
2.1课程设计的目的:
1、了解串行序列信号检测器的工作原理和逻辑功能
2、掌握串行序列信号检测器电路的分析,设计方法及应用。
3、学会正确使用JK触发器。
2.2设计的总体框图:
CP Y
输入脉冲 串行序列输出
图2.1信号检测器
2.3设计过程:
1原始状图:
S0 S1 S3 S4
图2.2信号检测器的原始状态图
2最简状态图:(根据表1-1合并等价状态):
0/0
S0 S1 S2 S3
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