60进制计数器设计(VHDL).doc

《EDA技术》课程实验报告 学生姓名： 黄红玉 所在班级： 电信100227 指导教师： 高金定 老师 记分及评价： 项目满分 5分 得 分 实验名称 实验6：60进制计数器设计 任务及要求 【基本部分】4分 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。 【发挥部分】1分 在60进制基础上设计6进制计数器，完成时序仿真。 实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jinzhi60 is port(clk:in std_logic; co:out std_logic; qh:buffer std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0)); end entity jinzhi60; architecture art of jinzhi60 is begin co=1when(qh=0101and ql=1001)else0; process(clk) begin if(clk=1)then if(ql=9)then ql=0000; if(qh=5)then qh=0000; else qh=qh+1; end if; else ql=ql+1; end if; end if; end process; end architecture art; 仿真及结果分析 由以上代码编译，仿真，得到一下时序仿真波形图。 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。 档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 硬件验证 1、选择模式：模7 2、引脚锁定情况表： 小结 这次实验仿真了六十进制计数器运用到了QuartusII软件。 通过学习设计，初步掌握了QuartusII软件的使用并且深入地体会到VHDL语言的广泛应用。这次实验让我感觉收获颇多，一方面培养了我用自己的专业知识解决问题的能力，进一步理解了理论必须运用于实际的重要性，加深了我对这门课程及专业知识的理解，对以后的工作学习生活都有很大的意义；另一方面我也发现自己很多的不足，对以前所学过的知识理解得不够深刻，掌握得不够牢固，这都是自己以后需要深入学习和克服的问题。在今后的学习中，我会发挥积极主动的精神，把所学知识与实践结合起来，努力掌握Quartus II设计软件和VHDL设计语言的使用方法。