两位十进制计数器VHDL.doc

电 子 科 技 大 学 实 验 报 告 学生姓名：范仁森 学 号：2011032030016 指导教师：杜涛 学生姓名：李彦龙 学号 ：2012032030019 学生姓名：万金山 学号 ：2011032030030 一、实验室名称：计算机大楼309 二、实验项目名称：两位十进制计数器在7段数码管显示的设计 三、实验原理： 用FPGA板上的晶振频率为33.86MHz的时钟进行2的25次方分频作为基准频率，然后用两位十进制计数器计数，计数结果输出至七段数码管显示器的数据端。再将时钟进行2的19次方分频作为数码管扫描频率，接到数码管的共阴极端。 其中七段数码管由8个（a,b,c,d,e,f,g,dp）按照一定位置排列的发光二极管构成，通常采取共阴极或者共阳极的设计，将8个二极管的同一极接在一起，通过分别控制另外的8个电极的电平，使二极管导通（发光）或截止（不发光）。?? 实验目的： 掌握七段数码管译码器的工作原理； ?2、掌握设计两位十进制计数器。 学会运用波形仿真测试检验程序的正确性。? 实验内容： 用VHDL设计两位十进制计数器在7段数码管显示的设计，并在VHDL描述的测试平台下对译码器进行功能仿真，给出仿真的波形，并在FPGA板上测试。 六、实验器材（设备、元器件）： 电脑一台，Active-HDL,30MHz FPGA开发板 七、实验步骤： 程序：顶层BDE设计 U1部分：div25：将晶振信号进行2的25次方分频作为计数基准频率 library IEEE; use IEEE.STD_LOGIC_1164.all; use ieee.std_logic_unsigned.all; entity div25 is port( clk : in STD_LOGIC; clr : in STD_LOGIC; div_25 : out STD_LOGIC ); end div25; architecture div25 of div25 is signal count:std_logic_vector(24 downto 0);----为分频器设置一个中间信号 begin process(clk,clr) begin if(clr=1)then count=0000000000000000000000000; ----初始化 elsif(clkevent and clk=1)then ----上升延触发 if (count=1111111111111111111111111)then ----将时钟频率分频至接近1Hz count=0000000000000000000000000;---进位 else count=count+1; ---计数 end if ; end if; end process; div_25=count(24);----输出1Hz信号 end div25; U3部分： count ---十进制的个位计数器 library IEEE; use IEEE.STD_LOGIC_1164.all; use ieee.std_logic_unsigned.all; entity count is port( clk : in STD_LOGIC; clr : in STD_LOGIC; en : in STD_LOGIC; count_4:out std_logic_vector(3 downto 0); cin:out std_logic ); end count; architecture count of count is signal count_3:std_logic_vector(3 downto 0); ----计数十位数需要4位2进制 begin count_4=count_3; process(clk,clr) begin if(clr=1)then count_3=0000;初始化 cin=0;初始化 elsif(clkevent and clk=1)then-----上升沿触发 if(en=1)then if(count_3=1001)then-----进位 count_3=0000;----进位 cin=1;-----输出进位信号 else count_3=count_3+1;计数 cin=0;重置进位信号 end if;