试验4计数器的VHDL设计.doc

实验 4 计数器的VHDL 设计 1 ．实验目的 ( l ）掌握VHDL描述同步与异步计数器的方法。 ( 2 ）学习使用VHDL进行时序逻辑电路的设计。 ( 3 ）掌握用QuartusⅡ且进行文本输入，进行电路设计、编译和仿真。 ( 4 ）掌握用QuartusⅡ进行层次型电路设计的方法。 ( 5 ）学习利用真值表编写VHDL程序。 ( 6 ）学习使用RTL工具观察电路图。 2 ．实验仪器设备 ( 1 ) PC一台。 ( 2 ) QuartusⅡ开发软件一套。 ( 3 ) EDA技术实验开发系统一套。 3 ．实验要求 ( 1 ）预习同步与异步计数器的相关内容。 ( 2 ）用VHDL方式完成计数器电路设计。 ( 3 ）完成计数器电路的仿真。 ( 4 ）下载电路到EDA实验系统验证结果。 4 ．实验任务 l ）同步4位二进制计数器的VHDL设计 ( 1 ）实验原理。计数器的逻辑功能用来记忆时钟脉冲的具体个数，通常计数器能记忆时钟的最大数目 M 称为计数器的模，即计数器的范围是 0--M - 1 或 M -1 -- 0 基本原理是将几个触发器按照一定的顺序连接起来，然后根据触发器的组合状态按照一定的计数规律随着时钟脉冲的变化记忆时钟脉冲的个数。按照计数器各个触发器的时钟是否同步分为同步计数器和异步计数器。表11.1是同步4位二进制计数器的真值表。 ( 2 ）同步4位二进制计数器VHDL程序。同步4位二进制计数器的电路符号如图11.15所示。其中，clk为时钟信号输入端，s为预置初值使能端，高电平有效，r 为清零端，高电平有效，en为计数使能端，高电平有效，d为预置计数器初值，q为计数输出端，co为进位信号输出端，当计数器计数满 16 时产生一个进位位。 同步4位二进制计数器VHDL程序： ( 3 ）同步4位二进制计数器的电路仿真波形图如图11.16所示。RTL电路如图11.17所示。根据波形图可知，该同步计数器符合设计要求。从RTL电路中发现触发器的时钟信号是由 CLK同时给定的，符合同步电路要求。 ( 4 ）下载验证。分配引脚并重新编译，打开EDA实验系统的总电源，将同步4位二进制计数器下载到EDA实验系统，在输人端口输入相应信号，观察输出端口并验证。 2 ）异步 4 位二进制计数器的 VHDL 设计 ( 1 ）实验原理。构成计数器的低位计数器触发器的输出作为相邻计数触发器的时钟，这样逐步串行连接起来的一类计数器称为异步计数器。时钟信号的这种连接方法称为行波计数。这种异步计数器的计数延迟影响了它的应用范围。下面是一个异步计数器的设计方法。 ( 2 ）利用VHDL语言设计一个异步4位二进制计数器。异步计数器的电路符号如图11.18所示。其中，clk为时钟信号输人端，rst为复位端，q为计数输人端。 异步4位二进制计数器中的D触发器的VHDL描述。 ( 3 ）实验步骤。由于本实验涉及层次性电路的设计，其操作步骤应先将底层的D触发器进行仿真并将其打包人库，然后再对顶层VHDL程序进行仿真，具体操作步骤可参看第6.1节。 ( 4 ）异步4位二进制计数器的仿真波形如图11.19所示，其RTL电路如图11.20所示。分析仿真波形可知，计数器符合设计要求。再看RTL电路中的4个D触发器按照逐步串行连接起来的方法实现，将低位计数器触发器的输出作为相邻计数触发器的时钟，实现了异步计数功能。 ( 5 ）下载验证。分配引脚并重新编译，打开EDA实验系统的总电源、将异步4位二进制计数器下载到EDA实验系统，在输入端口输入相应信号，观察输出端口并进行验证。 5 ．实验报告及总结 ( 1 ）根据实验的内容，写出实验方案。 ( 2 ）分析实验原理。 ( 3 ）画出仿真波形图和RTL电路图，比较RTL电路的不同点。 ( 4 ）总结异步4位二进制计数器电路设计的方法。