EDA技术实用教程Verilog四版第8章.pdf

第 8 章 有限状态机设计技术 有限状态机及其设计技术是实用数字系统设计中的重要组成部分，也是实现高效 率、高可靠和高速控制逻辑系统的重要途径。广义而论，只要是涉及触发器的电路，无 论电路大小，都能归结为状态机。因此，对于数字系统设计工程师，面对的只要是时序 电路设计，状态机的概念则是必须贯穿于整个设计始终的最基本的设计思想和设计方法 论；只有从电路状态的角度去考虑，才能从根本上把握可靠，高效的时序逻辑的设计关 键。在现代数字系统设计中，状态机的设计对系统的高速性能、高可靠性、稳定性都具 有决定性的作用。读者对于此章的学习必须给于高度的关注。有限状态机应用广泛，特 别是对那些操作和控制流程非常明确的系统设计，在数字通信领域、自动化控制领域、 CPU 设计领域以及家电设计领域都拥有重要的和不可或缺的地位。 尽管到目前为止，有限状态机的设计理论并没有增加多少新的内容，然而面对先进 的 EDA 工具、日益发展的大规模集成电路技术和强大的硬件描述语言，有限状态机在 其具体的设计和优化技术以及实现方法上却有了许多新的内容和新的实现方法。 本章重点介绍用 Verilog 设计不同类型有限状态机的方法，同时考虑EDA 工具和设 计实现中许多必须重点关注的问题，如优化、毛刺的处理及编码方式等方面的问题。 8.1 Verilog 状态机的一般形式 就理论而言，任何时序模型都可以归结为一个状态机。如只含一个 D 触发器的二分 频电路或一个普通的 4 位二进制计数器都可算作一个状态机；前者是两状态型状态机， 后者是 16 状态型状态机，都属于一般状态机的特殊形式。但这些并非出自明确的自觉 的设计目的和合理的状态机设计方案而导致的时序模块，未必能成为一高速、高效、稳 定、控制流畅、修改便捷和功能目标明确的真正意义上的状态机。 基于现代数字系统设计技术自觉意义上的状态机的 HDL 表述形态和表述风格具有 一定的典型性和格律化。正是据此，现代 EDA 的综合器能从不同表述形态的HDL 程序 中轻易地萃取出（Extract ）状态机设计，并加以多侧面多目标和多种形式的优化；甚至 还能能动地改变、脱离甚至不遵从设计程序文字上的表述，而按照综合器自己的方式去 优化状态机的设计。对于不断涌现的优秀的 EDA 设计工具，状态机的设计和优化的自 动化已到了相当高的程度。显然，在本节中认识状态机的经典的和一般意义上的表现形 式十分重要。 用 Verilog 可以设计不同表达方式和不同实用功能的状态机，而且多数状态机都有 相对固定的语句和程序表达方式。只要把握了这些固定的语句表达部分，就能根据实际 需要写出各种不同风格和面向不同实用目的的 Verilog 状态机了。 2 EDA 技术实用教程 Verilog HDL 版 8.1.1 状态机的特点与优势 这里首先从数字系统设计的一些具体的技术层面来讨论设计状态机的目的。 往往有这种情形，面对同一个设计目标的不同形式的逻辑设计方案中，如果利用有 限状态机的设计方案来描述和实现将可能是最佳选择。 大量设计实践不断证明，无论与基于 HDL 的其他设计方案相比，还是与可完成相 似功能的 CPU 相比，在许多方面，有限状态机都有其难以超越的优越性，这主要表现 在以下几个方面： （1）高效的顺序控制模型。状态机克服了纯硬件数字系统顺序方式控制不灵活的 缺点。状态机的工作方式是根据控制信号按照预先设定的状态进行顺序运行的。状态机 是纯硬件数字系统中的顺序控制模型（相对于基于软件工作的 CPU ），因此状态机在其 运行方式上类似于控制灵活和方便的 CPU，是高速高效过程控制的首选。 （2 ）容易利用现成的EDA 工具进行优化设计。由于状态机构建简单，设计方案相 对固定，特别是可以作一些独具特色的规范固定的表述，使得这一切为 HDL 综合器尽 可能自动地发挥其强大的优化功能提供了便利条件。而且，性能良好的综合器都具备许 多可控或自动的优化状态机的功能，如编码方式选择、安全状态机生成等。 （3 ）系统性能稳定。状态机容易构成性能良好的同步时序逻辑模块，这对于对付 大规模逻辑电路设计中令人深感棘手的竞争冒险现象无疑是一个上佳的选择。因此，与 其他的设计方案相比，在消除电路中的毛刺现象，强化系统工作稳定性方面，状态机的 设计方案将使设计者拥有更多的可供选择的解决方案。 （4 ）设