EDA技术实用教程第4版VHDL课件第3章.pdf

EDA技术实用教程 第3章 VHDL设计初步 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 3.1 组合电路的VHDL描述 3.1.1 2选1多路选择器及其VHDL描述1 1. 实体表达 3.1 组合电路的VHDL描述 2. 实体名 3.1 组合电路的VHDL描述 3. 端口语句和端口信号名 4. 端口模式 (1) IN：输入端口。 (2) OUT：输出端口。 (3) INOUT：双向端口。 (4) BUFFER：缓冲端口。 3.1 组合电路的VHDL描述 5. 数据类型 6. 结构体表达 3.1 组合电路的VHDL描述 7. 赋值符号和数据比较符号 8. WHEN_ELSE条件信号赋值语句 3.1 组合电路的VHDL描述 9．关键字 10．标识符 11．规范的程序书写格式 12．文件取名和存盘 3.1 组合电路的VHDL描述 3.1.2 2选1多路选择 器及其VHDL描述2 3.1 组合电路的VHDL描述 3.1.2 2选1多路选择器及其VHDL描述2 1. 逻辑操作符 3.1 组合电路的VHDL描述 3.1.2 2选1多路选择器及其VHDL描述2 2. 标准逻辑位数据类型STD_LOGIC 3.1 组合电路的VHDL描述 3.1.2 2选1多路选择器及其VHDL描述2 3. 设计库和标准程序包 4. 信号定义和数据对象 3.1 组合电路的VHDL描述 3.1.3 2选1多路选择器及其VHDL描述3 3.1 组合电路的VHDL描述 3.1.3 2选1多路选择器及其VHDL描述3 3.1 组合电路的VHDL描述 3.1.3 2选1多路选择器及其VHDL描述3 1. 条件语句 2. 进程语句和顺序语句 IF_THEN_ELSE_END IF； PROCESS…END PROCESS 3.1 组合电路的VHDL描述 3.1.4 半加器及其VHDL 的描述 3.1 组合电路的VHDL描述 3.1.4 半加器及其VHDL 的描述 3.1 组合电路的VHDL描述 3.1.4 半加器及其VHDL 的描述 3.1 组合电路的VHDL描述 3.1.4 半加器及其VHDL 的描述 1. CASE语句 3.1 组合电路的VHDL描述 3.1.4 半加器及其VHDL 的描述 2. 标准逻辑矢量数据类型 3.1 组合电路的VHDL描述 3.1.4 半加器及其VHDL 的描述 3. 并置操作符 3.1 组合电路的VHDL描述 3.1.5 一位二进制全加器及其VHDL描述 3. 并置操作符 3.1 组合电路的VHDL描述 3.1.5 一位二进制全加器及其VHDL描述 3. 并置操作符 3.1 组合电路的VHDL描述 3.1.5 一位二进制全加器及其VHDL描述 3. 并置操作符 3.1 组合电路的VHDL描述 3.1.6 VHDL例化语句 3.2 基本时序电路的VHDL描述 3.2.1 D触发器的VHDL描述 3.2 基本时序电路的VHDL描述 3.2.1 D触发器的VHDL描述 1. 上升沿检测表达式和信号属性函数EVENT 2. 不完整条件语句与时序电路 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2 基本时序电路的VHDL描述 3.2.2 VHDL实现时序电路的不同表述 3.2 基本时序电路的VHDL描述 3.2.2 VHDL实现时序电路的