EDA 技术实用教程 第1篇 概述.ppt

第三层次：逻辑综合： 利用逻辑综合工具，将RTL方式描述的程序转换成用基本逻辑元件表示的文件（门级网络表）并采用优化算法实现最小化。 ◆逻辑综合： 把VHDL语言或原理图翻译成基本的与或非门的连接关系。 ◆布局布线： 把与或非门的连接关系(即门级网络表)用芯片内部的可编程结构和连线来实现。 图1-4 自顶向下的设计流程 1.6 EDA技术的优势 可以在电子设计的各个阶段、各个层次进行计算机模拟验证 有各类库的支持 某些HDL语言也是文档型的语言(如VHDL) 日益强大的逻辑设计仿真测试技术 设计者拥有完全的自主权，再无受制于人之虞 良好的可移植与可测试性，为系统开发提供了可靠的保证 能将所有设计环节纳入统一的自顶向下的设计方案中 自动设计能力、不同内容的仿真模拟、完整的测试 1.7 设计流程 图1-5 应用于FPGA/CPLD的EDA开发流程 1.7.1 设计输入(原理图／HDL文本编辑) 1. 图形输入 状态图输入 波形图输入 原理图输入 在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图 2. HDL文本输入 将使用了某种硬件描述语言(HDL)的电路设计文本， 如VHDL或Verilog的源程序，进行编辑输入。 掌握 掌握 1.7.2 综合 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述，依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。 1.7.3 适配 将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如sof、pof等格式的文件。 1.7.4 时序仿真与功能仿真 时序仿真 接近真实器件运行特性的仿真仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。 功能仿真 直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的硬件特性。 FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是： 将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。 将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。 1.7.5编程下载 通常，对CPLD的下载称为编程(Program)， 对FPGA中的SRAM进行直接下载的方式称为配置(Configure) 但对于反熔丝结构和flash结构的FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。 最后是将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实际工作情况，以排除错误，改进设计。 1.7.6硬件测试 1.8 ASIC及其设计流程 ASIC(Application Specific Integrated Circuits，专用集成电路) 图1-6 ASIC分类 ASIC是相对于通用集成电路而言的，ASIC主要指用于某一专门用途的集成电路器件。 ASIC分类大致可分为数字ASIC、模拟ASIC和数模混合ASIC。 按版图结构及制造方法分，有半定制(Semi-custom)和全定制(Full-custom)两种实现方法。 全定制方法 是一种基于晶体管级的，手工设计版图的制造方法。 半定制法 是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。 ASIC设计方法 全定制法 半定制法 门阵列法 标准单元法 可编程逻辑器件法 1.8.1 ASIC设计简介（参见1.2EDA技术实现目标） 1.8.2 一般ASIC设计的流程 1.8.2 一般ASIC设计的流程 1.8.2 一般ASIC设计的流程 1.8.2 一般ASIC设计的流程 1.8.2 一般ASIC设计的流程 1.8.2 一般ASIC设计的流程 1.8.2 一般ASIC设计的流程 1.8.2 一般ASIC设计的流程 1.8.2 一般ASIC设计的流程 1.8.2 一般ASIC设计的流程 1.8.2 一般ASIC设计的流程 1.8.2 一般ASIC设计的流程 1.8.2 一般ASIC设计的流程 图1-8 ASIC设计流程 什么叫流片？