《数字技术基础》课件_数字技术基础第七章.ppt

时序波形如图7-24所示。图7-240~7异步二进制减法计数器时序图第四节异步计数器真值表如表7-7所示。表7-70~7异步二进制减法计数器真值表计数脉冲Q1Q2Q3十进制数00000111112011231013400145110560106710078000891119第四节异步计数器第四节异步计数器异步8421码加法计数器二进制工作的计数器在相同数量的二进制位时具有比十进制工作的计数器要大的计数容量，但因为十进制要比二进制更常用，所以当数值向计数器输入和由计数器读出时总是有目的地使用十进制数。因此人们引入了二进制编码的十进制数，此时各个十进制数通过一个二进制数来表示，即例如：十进制：1 2 8BCD： 0001 0010 1000一个如此编码的十进制数被称作8421编码的BCD数或者自然的BCD数。对于一个十进制位（个位、十位或者百位等）需要四个二进制位，然而在十六种组合中要多余六个（伪四位码），即在十进制计数器中数值10至15的组合将被跳过。具体如表7-8所示真值表。第四节异步计数器表7-80~9异步十进制加法计数器真值表十进制数BCD码Q4Q3Q2Q10000010001200103001140100501016011070111810009100110101011101112110013110114111015111100000第四节异步计数器异步十进制加法计数器逻辑电路如图7-25所示。图7-25异步十进制加法计数器电路第四节异步计数器在第10个时钟脉冲到来时，尽管Q1从1变换至0，但是仍然不允许触发器D2在第10个时钟脉冲时翻转。所以如果Q4在时钟脉冲变为高电平之前，Q2必须保持低电平。这可以通过Q4与触发器D2的J输入端相连接来实现。此外要使Q4在第10个时钟脉冲时由1变换至0。因为，如果触发器D4的时钟脉冲输入端像二进制计数器一样连接在Q3上，那么在第8个时钟脉冲之后Q4不再能变换，因为触发器D2被准备电路锁住。所以应使触发器D4的时钟脉冲输入端与Q1（不锁住）相连接。为了使触发器D4不至于太早翻转，它的J输入端通过一个与门与Q2和Q3相连接。那么在第8个时钟脉冲时，Q4为高电平。因为同时Q2和Q3为低电平，所以Q4在下一次时钟脉冲到来时才重新返回低电平。具体的脉冲波形图如图7-26所示。第四节异步计数器图7-260~9异步十进制加法计数器时序图第四节异步计数器异步计数器与同步计数器相比较具有下列缺点：触发器的传输时间叠加并且可能产生干扰；由于存在一定的传输时间因此在转换期间具有一个不定的状态；加法计数向减法计数的转换需要较大的电路费用。第四节异步计数器第四节异步计数器0~7异步加法计数器的设计时序波形图如图7-27所示。图7-270~7异步二进制加法计数器时序波形图制作时序波形图时序波形图显示了要计数的时钟脉冲CP以及三个表示计数状态0~7的触发器的输出信号Q1、Q2和Q3的波形，其中最低位为信号Q1，最高位为信号Q3。由时序波形图可以看出，当时钟脉冲信号CP具有一个负的边沿（1-0下降沿）时，信号Q1总是从0到1或者从1到0变换。如果Q2要翻转，Q1必须有一个负的脉冲边沿，即Q1用作具有输出端Q2的触发器的时钟脉冲输入信号。如果Q3要翻转，Q2必须有一个负的脉冲边沿，即Q2用作具有输出端Q3的触发器的时钟脉冲输入信号。由此构成图7-28所示的逻辑电路。将时序波形图转换为计数器逻辑电路第四节异步计数器图7-280~7异步二进制加法计数器第四节异步计数器工作原理如图7-28所示，在0~7异步加法计数器电路中，D1的时钟脉冲输入端由时钟脉冲信号CP控制，D2的时钟脉冲输入端由输出信号Q1控制，D3的时钟脉冲输入端由输出信号Q2控制。对于触发器J输入端和K输入端信号