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VHDL之状态机学习笔记

由于平时比较忙，没有时间系统的学习，所以一般情况下只能周末稍微系统的学

习一下。前几周主要学习了一下如何用VHDL来实现一个状态机。因为状态机的

应用实在是太广泛了，例如各种存储器的控制，AD的控制外部器件的控制，也

包括内部电路的控制，到了非学不可的地步了。

对于状态机的理论没有涉及太多，只有几点需要注意：

（1）moore和mealy的区别在于输出是否只和当前状态有关。

（2）状态机的两种基本操作：一是状态机内部状态的转换，另一是产生

输出信号序列。

（3）状态机的分析可以从状态图入手，同样，状态机的设计也可以从状

态图入手。

在集成电路设计时，通常可以将整个系统划分为两部分，一部分是数据

单元，另一部分是控制单元。数据单元包含保存运算数据和运算结果的数据寄存

器，也包括完成数据运算的组合逻辑。控制单元用来产生信号序列，以决定何时

进行何种数据运算，控制单元要从数据单元得到条件信号，以决定继续进行那些

数据运算。数据单元要产生输出信号，数据运算状态等有用信号。数据单元和控

制单元中，有两个非常重要的信号，即复位信号和时钟信号。复位信号保证了系

统初始状态的确定性，时钟信号则是时序系统工作的必要条件。状态机通常在复

位信号到来的时候恢复到初始状态，每个时钟到来的时候内部状态发生变化。

正如上面的（3）提到的，设计状态机时一般先构造出状态图。构造状态

图的一般方法是从一个比较容易描述的状态开始，通常初始态是一个很好开始的

状态，也就是状态机复位以后开始的状态。在建立每个状态时最好都清楚的写出

关于这个状态的文字描述，为硬件设计过程提供清晰的参考资料，也为最后完成

的设计提供完整的设计文档。

下面给出一个用VHDL实现ADC0804控制器的完整设计过程。

首先根据ADC0804的时序图分析所有可能的状态，并且建立起来状态图。

时序图：

1

/album_pic/2005/09/12/b15fe2073e48e1bb3780e

6431f695e8c?%75%4e%6f%44%6a%77%49%71%6d%74

4个状态如下：

idle:CS=0,WR=0,RD=1启动AD0804开始转换

convert：CS=1,WR=1,RD=1,AD0804进行数据转换

read1:CS=1,WR=1,RD=1,INTR,转换结束，开始读

read2:CS=1,WR=1,RD=0,读取数据。

状态图：

/album_pic/2005/09/12/8427a2ae7a7a9c03018d4

f83dfce23a4?%75%4e%6f%44%6a%77%4b%73%69%72

VHDL程序如下，所用的综合器是XST

--DesignName:skycanny

--ModuleName:ad_controller-Behavioral

--Description:ThisVHDLdesigniscreatedtoimplementastatem

achine

--tocontrolAD0804

libraryIEEE;

useIEEE.STD_LOGIC_1164.ALL;

useIEEE.STD_LOGIC_ARITH.ALL;

useIEEE.STD_LOGIC_UNSIGNED.ALL;

entityad_controlleris

port(

reset:instd_logic;

2

clk:instd_logic;

intr:instd_logic;

data_i:instd_logic_vector(7downto0);

data_o:outstd_logic_vector(7downto0);

cs:outstd_logic;

wr:outstd_logic;

rd:outstd_logic

);

endad_control