《电子设计自动化EDA》第八章 状态机在vhdl中的实现.doc

第八章 状态机在vhdl中的实现 数字电路分为组合逻辑和时序逻辑两大类。组合逻辑电路的输出只与当前的输入有关；而时序逻辑电路的输出则不仅与当前的输入有关，而且还与过去的一系列输入有关。 状态机（State Machine）可以说是一个广义的时序电路，触发器、计数器、移位寄存器等都算是他的特殊功能类型的一种。实际时序电路的状态数是有限的，因此又叫做有限状态机（FSM，Finite State Machine）。用VHDL设计状态机不必知道其电路具体实现的细节，而只需要描述在逻辑上加以描述。因此本书在提到状态机一词时，更多地是指对状态及状态转移的总体描述，而不是一个具体的时序电路。 状态机又分为Moore型与Mealy型，前者的输出仅取决于其所处状态；而后者的输出则不仅与当前所处的状态有关，同时也与当前的输入有关。（区别这两种状态机的简单方法就是看状态图中，输出信号是在状态图的圈内还是圈外）下面分别介绍这两种状态机在VHDL中的实现。 8.1 Moore状态机的VHDL描述 Moore状态机的输出仅由状态决定，一个典型的Moore状态机的状态转移图如图8—1所示，其对应的VHDL程序（带异步复位信号）见例程8—1。例程8—1的仿真波形如图8—2所示。 图8—1 Moore状态机的状态转移图 例程8—1实现Moore状态机的状态转移 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity Moore is port(Reset: IN Std_logic; Clock: IN Std_logic; DIN: IN Std_logic; DOUT: OUT Std_Logic_vector(2 downto 0) ); end; architecture Mooremachine of Moore IS TYPE State_type IS (S0,S1,S2,S3); --用枚举类型来表示状态，使程序更具可读性 SIGNAL State:State_type; BEGIN Change_State: PROCESS(Reset,Clock) BEGIN IF Reset=1 THEN State=S0; ELSIF rising_edge(Clock) THEN case sTATE IS WHEN S0= IF DIN=1 THEN State=S1; END IF; WHEN S1= IF DIN=1 THEN State=S2; END IF; WHEN S2= IF DIN=1 THEN State=S3; END IF; WHEN S3= IF DIN=1 THEN State=S0; ELSE State=S1; END IF; END CASE; END IF; end PROCESS; Output_Process: --此进程决定输出值 PROCESS(State) BEGIN CASE State IS WHEN S0=DOUT=001; WHEN S1=DOUT=011; WHEN S2=DOUT=101; WHEN S3=DOUT=111; END CASE; END PROCESS; END; 图8—2 例程8—1仿真波形图 例8—1是MAX+plusII默认的状态机描述格式之一，因此其仿真波形图中将State以状态名的形式表示出来，使仿真波形十分直观、易懂。从图8—2中可以看出，状态机上电后默认的初始状态为定义的第1个状态（本例中为S0）。 决定状态转移的进程Change_State的格式是相对固定的，而决定输出值的进程Oout_Process则可以用WITH_SELECT语句来代替，或者，如果输出值需要同步，那么也可以在输出进程中引入时钟。 需要说明的是，状态机描述的格式并不是只有例程8—1中