秦晓飞系列-EDA技术VHDL版-第10章 VHDL有限状态机设计.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 10.4 状态编码 10.4.1 直接输出型编码 将例10-2对ADC0809芯片的驱动时序产生电路中的状态重新编码如表10-1所示，其中B是特设的标志码，用于区分状态s0和s2。 状态码的每一位对应一个控制输出信号，如例10-8所示。直接输出型编码方式是一种用户自定义型状态机编码方式，例10-8通过对状态元素定义为常数实现用户自定义编码，也可以通过属性语句等其他方式进行用户自定义编码，如例10-9所示。 直接输出编码优点：输出速度快，毛刺现象概率小；缺点：状态译码耗用的组合逻辑资源多，且对控制非法状态出现的容错技术要求高。 10.4 状态编码 10.4.1 直接输出型编码 10.4 状态编码 10.4.1 直接输出型编码 10.4.2 顺序编码 表10-2是一个5状态状态机的几种编码方式。 顺序编码优点：简单，耗用触发器资源少，剩余的非法状态少，容错技术简单，是传统设计技术最为常用的状态机编码方式。 顺序编码缺点：状态转换译码耗用的组合逻辑资源多，当状态转换涉及多个触发器同时转换的情况时，转换时间较长，且容易出现毛刺。这对触发器资源丰富而组合逻辑资源相对珍贵的FPGA器件意义不大，也不合适。当选用符号化状态机设计时，Quartus II一般并不默认选择顺序编码形式。 10.4 状态编码 10.4.3 一位热码状态编码 一位热码又称独热码（One-Hot Encoding），用n个触发器实现n个状态的状态机。每一个状态都由其中一个触发器的状态表示。可见一位热码方式用了较多的触发器，但其简单的编码方式简化了状态译码逻辑，提高了状态转换速度，增强了状态机的稳定性，这对时序资源丰富而组合逻辑相对珍贵的FPGA是好的解决方案。因此是最常用的编码方式，许多面向FPGA设计的综合器都默认将符号化状态机自动优化为一位热码状态。 另外还有一些其他编码方式，如格雷码、约翰逊码（Johnson-Encoded，右移一位，移出的最低位取反后反馈到最高位）等。 10.4 状态编码 10.4.4 状态编码设置 1、用户自定义方式 将编码方式直接写在VHDL代码中的方式，例如10.4.1小节介绍的直接输出型状态机。这时不希望综合器干扰程序的编码方式，需预先将综合器设置为用户自定义编码方式“User-Encoded”。 2、直接设置方法 Quartus II的Assignments-Settings-Category-Analysis Synthesis Setting-More settings-Option-Name-State Machine Processing-Setting 10.4 状态编码 10.4.4 状态编码设置 3、用属性定义语句设置 以例10-7的序列检测器为例，使用One-hot时，耗用10个触发器，因为9个状态+输出信号锁存。 10.5 安全状态机设计 10.5 安全状态机设计 安全性和稳定性是实验室状态机和实用状态机的本质区别所在，处理不好带来很大隐患。从状态编码中可以看出，编码总是不可避免出现大量剩余状态，称为非法状态。非法状态的处理，即状态机的容错技术的应用是安全状态机必须慎重考虑的问题。 剩余状态的处理会耗用一定的逻辑资源，通常处理方法复杂时效果好但占用资源多，因此设计者应该在容错技术要求、系统的工作速度、状态机结构选择、状态编码方式选择、逻辑资源利用率等多个方面综合考虑。 例10-1有5个合法状态，顺序编码时最少耗用3个触发器，这样就有8个可能的状态，其中3个非法状态，安全状态机要求系统不落入这3个非法状态，即使由于任何原因落入这3个非法状态也能自动返回正常状态，并且在这个过程中不产生任何带来隐患的输出信号。常用安全措施有： ①程序直接导引法 ②状态编码监测法 ③借助EDA优化控制工具生成安全状态机等。 10.5 安全状态机设计 10.5.1 程序直接导引法 程序直接导引法针对包含剩余状态的所有状态都做出定义，即在每一个非法状态都作出明确的状态转换指示。针对例10-1的非法状态s5、s6、s7可做如下处理： 这种方法优点：直观可靠；缺点：非法状态少