北京邮电大学 数字逻辑期末模拟试题1 -2.docx

本科试题（一）一、选择题（每小题2分，共20分。）1．，A、B、C取何值时，F＝1（）。A.011 B.100 C.101 D.0002．下列三个数对应的十进制数最大的是（）。A. (30)8 B. (10110)2 C. 8421 D.273．图1所示电路中描述错误的是（）。A．状态变化发生在CP脉冲下降沿 B．C． D.CP脉冲下降沿输出状态翻转4．二进制加法器自身（）。A．只能做二进制数加运算 B．只能做8421BCD码加运算C．A和B均可 D. 只能做补码加法运算5．用方程式表示时序电路的逻辑功能，需（）。A．一个方程 B．二个方程 C．三个方程 D. 四个方程6．五个D触发器构成的扭环计数器，计数器的模是（）。A．10 B．25 C．5 D .257．八路数据选择器如图2所示，该电路所实现的逻辑函数是（）。A. B.C.D.8．判断以下三组VHDL语言描述中（）意义相同。A. z＜= not X and not Y；和 z ＜= not (X or Y)；B. z＜= not (X or Y)；和 z ＜= not X or not Y；C. z＜= not X and Y；和 z ＜= not (X and Y)；D. z＜= not X and not Y；和 z ＜= not (X and Y)；9. 多路选择器构成的数据总线是（）。A. 双向的 B. 单向的 C. A和B都对 D.多路的10．断电之后，能够将存储内容保存下来的存储器是（）。A．只读存储器ROM； B．随机存取存储器RAM； C．动态存取存储器DRAM D. SDRAM二、简答题（每小题5分，共15分）1、化简（5分）2、分析如图3所示的逻辑电路图，写出输出逻辑函数表达式。（5分）。3、画出01011序列检测器的状态转移图，X为序列输入，Z为检测输出。（序列不重叠）（5分）三、综合分析题（15分）四位二进制同步计数器74LS163与3:8译码器74LS138的连接电路如图4。回答如下问题：1.描述74LS138工作过程；2.描述74LS163的清零功能；3.图4构成模几计数器？4.画出图4计数器状态变化图；5.图4采用了中规模集成计数器构成任意进制计数器的什么方法？（复位法、预置法）四、组合电路设计（10分）旅客列车分为特快A，直快B和慢车C，它们的优先顺序为：特快、直快、慢车。在同一时间内，只能有一趟列车从车站开出，即只能给出一个开车信号。设计满足上述要求的开车信号控制电路。1．定义输入和输出逻辑变量；2．列出真值表；3．根据卡诺图写出输出最简“与或”表达式；4．用适当门电路设计该电路。五、时序电路设计（15分）设计一个计数器，在CLK脉冲作用下Q3Q2Q1及输出Z的波形如图5所示。1．确定边沿触发的形式；2．画状态转移图；3．写状态转移表；4．写状态方程、激励方程（D触发器）、输出方程；5．画出电路图。六、硬件描述语言设计（15分）用VHDL语言设计一个如图6所示六段显示的驱动译码器。它是为了显示图6所示的六个符号中的一个，实线表示亮，虚线表示不亮（图中e是垂直线，f是水平线）。设计的器件有三个输入A、B、C及六个输出a、b、c、d、e、f。图中表示的三位数是输入码，即译码器接收三位码，使适当的段亮。每一段的驱动电位是高电平。写出完整的设计源程序。七、分析题（10分）某数字系统的结构如图7所示。1.列出全部控制信号；2.A、B、C为何种器件？3.门1、2、3、4为何种门？4.描述A+B→C的工作过程及控制信号的顺序；5.画出A+B→C的ASM图。本科试题（二）一、选择题（每小题2分，共20分。）1．=( )A. B B. A+B C. 1D.AB2．同步时序电路和异步时序电路比较，其差异在于后者（）A. 没有稳定状态B. 没有统一的时钟脉冲控制C. 输入数据是异步的D. 输出数据是异步的3．8421BCD的二进制码为（）。A.(2B.2C. (1010011)2D. 24． 74LS85为四位二进制数据比较器。如果只进行4位数据比较，那么三个级联输入端ab、ab、a=b应为（）。A. ab接地，ab接地，a=b接地B. ab接高电平，ab接高电平，a=b接高电平C. ab接高电平，ab接高电平，a=b接地D. ab接地， ab接地