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第 3章　组合逻辑电路 3.1　概　述 一、组合逻辑电路的概念 二、组合逻辑电路的特点与描述方法 3.2　组合逻辑电路的分析方法和设计方法 3.2.1组合逻辑电路的基本分析方法 3.2.2组合逻辑电路的基本设计方法 3.3　常用若干组合逻辑电路 一、编码器的概念与类型 二、二进制编码器 三、二－十进制编码器 四、优先编码器 (即 Priority Encoder) 图3.3.3 8线－3线优先编码器74LS148的逻辑图 3.3.2　译码器 一、译码的概念与类型 二、二进制译码器 3.4　数据选择器和数据分配器 一、数据选择器和数据分配器的作用 三、数据选择器的逻辑功能及其使用 3.5 加法器和数值比较器 一、加法器 二、数值比较器 3.6 组合逻辑电路中的竞争冒险 一、竞争冒险现象及其危害 二、竞争冒险的产生原因及消除方法 本章小结 CT74LS138 组成的 4 线 – 16 线译码器工作原理 　　E = 1 时，两个译码器都不工作，输出 Y0 ~ Y15 都为高电平 1。 CT74LS138(1) A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STC STB STA Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 CT74LS138(2) A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 STC STB STA Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15 A2 A1 A0 E A3 1 低位片 高位片 A3 A2 A1 A0 A2 A1 A0 A2 A1 A0 A2 A1 A0 STA 1 STB A3 STA STC STC STB E (1)A3 = 0 时，高位片不工作，低位片工作，译出与输入 0000 ~ 0111 分别对应的 8 个输出信号 Y0 ~ Y7 。 (2)A3 = 1 时，低位片不工作，高位片工作，译出与输入 1000 ~ 1111分别对应的 8 个输出信号 Y8 ~ Y15。 　　E = 0 时，允许译码。 主要要求： 理解数据选择器和数据分配器的作用。 理解常用数据选择器的逻辑功能及其使用。 掌握用数据选择器实现组合逻辑电路的方法。 D0 Y D1 D2 D3 4 选 1 数据选择器工作示意图 A1 A0 数据选择器: 根据地址码的要求，从多路输入信号中 选择其中一路输出的电路. 又称多路选择器(Multiplexer，简称MUX)或多路开关。 多路输入 一路输出 地址码输入 1 0 Y=D1 D1 　　常用 2 选 1、4 选 1、8 选 1和 16 选 1 等数据选择器。 　　数据选择器的输入信号个数 N 与地址码个数 n 的关系为 N = 2n 多到一的数字开关 数据分配器: 根据地址码的要求，将一路数据 分配到指定输出通道上去的电路。 Demultiplexer，简称DMUX Y0 D Y1 Y2 Y3 4 路数据分配器工作示意图 A1 A0 一路输入 多路输出 地址码输入 1 0 Y1 = D D 一到多的数字开关 二、数据选择器的 设计 4 选 1 数据选择器真值表 D3 D3 1 1 D2 D2 0 1 D1 D1 1 0 D0 D0 0 0 Y Y A0 A1 输 出 输 入 电路图如下一页所示。 还可以加入片选信号S 图3.3.20 双4选1数据选择器74LS153 返回 双4选1数据选择器介绍 地址端共用； 数据输入和输出端各自独立； 片选信号独立。 [例]试用两个带附加控制端的4选1数据选择器组成一个8选1数据选择器。 1. 　8 选 1 数据选择器 CT74LS151 CT74LS151 ST A2 A1 A0 D0 D7 D6 D5 D4 D3 D2 D1 ST Y Y CT74LS151的逻辑功能示意图 8 路数据输入端 地址信号输入端 互补输出端 使能端，低电平有效 CT74LS151 ST A2 A1 A0 D0 D7 D6 D5 D4 D3 D2 D1 ST Y Y CT74LS151逻辑功能示意图 ST = 1 时禁止数据选择器工作 　　ST = 0 时，数据选择器工作。选择哪一路信号输出由地址码决定。 8 选 1 数据选择器CT74LS151 真值表 D7 D7 1 1 1 0 D6 D6 0 1 1 0 D5 D5 1 0 1 0 D4 D4 0 0 1 0 D3 D3 1 1 0 0 D2 D2 0 1 0 0 D1 D1 1 0 0 0 D0 D0 0 0 0 0 1 0 × × × 1 Y Y A0 A1 A2 ST 输 出 输　　入 因为若A2A1A0=000，则 因为若A2A1