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数字电路与系统 第六章、时序逻辑电路 Part 5 第六章@第五版 习题 第五版 6.3; 6.5; 6.6; 6.7 6.33; 6.35 6.9; 6.10; 6.12; 6.11 6.16; 6.19; 6.22; 6.28; 6.29 第四版 5.2; 5.3; 5.4; 5.5 5.27; 5.29 5.6; 5.7; 5.9; 5.11 5.13; 5.15; 5.18; 5.23; 5.24 第六章 时序逻辑电路 §6.1 时序逻辑电路的分析方法 §6.2 时序逻辑电路的设计方法 §6.3 常用时序逻辑电路 计数器（同步/异步） 任意进制计数器的构成方法 移位寄存型计数器（“环形计数器”） 寄存器 序列信号发生器 §6.3 常用时序逻辑电路 计数器 同步计数器 十六进制加法/减法/可逆计数器 十进制加法/减法/可逆计数器 异步计数器 移位寄存型计数器（“环形计数器”）—— 环形 和 扭环型 寄存器 序列信号发生器 计数器和译码器构成 说明：译码器的构成包括：门电路/译码器/数据选择器/存储器 移位寄存器和反馈逻辑构成 特例：移位寄存型计数器 —— 环形和扭环型，自启动设计 应用 顺序脉冲发生器，小m序列发生器…… §6.3.2 寄存器 数码寄存器 §6.3.2 寄存器 移位寄存器 §6.3.2 寄存器 双向移位寄存器74194 §6.3.2 寄存器 移位寄存器扩展 §6.3.2 寄存器 第五版 书中例题[例6.3.1] §6.3.3 序列信号发生器 序列信号 时钟脉冲作用下，一串特定的串行数字信号， 或者，一组相互关联并行的多串“序列”信号 用途 数字编码信号的传输、测试 和 编码/解码 方法 计数器+译码 译码的实现：门电路组合逻辑/译码器/数选/存储器 移位寄存器+反馈逻辑 §6.3.3.1 序列信号发生器 —— 计数译码型 用计数器和数据选择器设计的序列信号发生器 例12：产生序列信号 { 0001 0111 } 解： 确定方案： 八进制计数器，3位计数值译码 选择计数器： 3位二进制计数器以上， 如：加法，自然二进制编码。 选择译码器： 例如：本例，采用数据选择器 注意：本例中数选器输出为反逻辑 §6.3.3.1 序列信号发生器 —— 计数译码型 产生序列信号 0001 0111 §6.3.3.1 序列信号发生器 —— 计数译码型 应用：顺序脉冲发生器 实现1 §6.3.3.1 序列信号发生器 —— 计数译码型 应用：顺序脉冲发生器——实现2 §6.3.3.1 序列信号发生器 —— 计数译码型 应用：顺序脉冲发生器——实现3 §6.3.3.2 序列信号发生器 —— 反馈移位型 所谓“一般结构的移位寄存器型计数器” 电路结构 §6.3.3.2 序列信号发生器 —— 反馈移位型 反馈移位形序列信号发生器的分析 分析步骤 根据反馈逻辑电路（组合逻辑）写出第0级D触发器的驱动方程（状态方程）； 求出Q0的次态Q0n+1； 根据Q0n+1 ，确定当前状态{Qn-1,…,Q2Q1Q0}的次态； 画（列）出状态转换图（表）； 判定电路功能。 §6.3.3.2 序列信号发生器 —— 反馈移位型 例13：分析下列反馈移位型序列信号发生器的功能 §6.3.3.2 序列信号发生器 —— 反馈移位型 例13： （续） 解： 步骤1. 步骤2. §6.3.3.2 序列信号发生器 —— 反馈移位型 例14：分析下列时序逻辑电路的功能 §6.3.3.2 序列信号发生器 —— 反馈移位型 答案： §6.3.3.2 序列信号发生器 —— 反馈移位型 反馈移位型序列信号发生器的设计 设计步骤： 决定寄存器的阶数 按照移位规则列出状态转换表，可以得出每个当前状态对应的反馈输入 写出反馈方程并进行逻辑化简 连接电路 §6.3.3.2 序列信号发生器 —— 反馈移位型 反馈移位形序列信号发生器的设计 步骤1. 确定线性移位寄存器的阶数（D触发器的个数） 准则：序列长度为n，寄存器个数至少 准则：仅以上面提到的寄存器个数，并不是所有的输出序列都可以用“反馈型”实现，要求——在一个周期内状态编码不能重复。 如 ;用3个不可以） 如：0001 0011 0101 111; （用4个可以） §6.3.3.2 序列信号发生器 —— 反馈移位型 通过案例理解反馈移位型序列信号发生器的设计过程—— 例15：设计一个序列信号发生器，在时钟脉冲作用下，可以串行地依次输出 {1111 0101 1001 000} 解： 步骤1：检查——可用_4_个寄存器构成； 选定触发器—— Q3 Q2 Q1 Q0 步骤2,3： 注意：D0=