数字电路4-1.ppt

以主从触发的D触发器为例：设Qn = 0 CP D Q 干扰 t1 t2 正确的输出波形 假设在CP=1期间 D有一干扰 出现干扰后，主从型的D触发器的输出波形如何？ 主从触发方式存在其固有的缺陷—一次翻转”问题。 Q Q Q R2 S2 C c d a b CP D Q Q F从 F主 1 1 0 1 0 1 0 0 1 0 1 1 0 0 1 1 0 保 持 解释如下: CP D 设Qn = 0 保持 跟随D端 初始状态 Q实际 保持 注意 归 纳 产生上述输出结果的根本原因是：主触发器是一个同步RS触发器，在CP=1期间当输入信号变化时，其状态能，且只能改变一次；于是导致CP下降沿到来时Q状态跟随Q’状态改变。 Q Q Q R2 S2 C c d a b CP D Q Q F从 F主 主从触发方式在功能表中一般用“ ”表示。 主从型D触发器功能表 逻辑符号 C Q D 在使用主从结构触发器时必须注意：只有在CP = 1的全部时间里输入始终保持不变的条件下，用 CP 下降沿到来时的输入状态决定触发器的下态才肯定是对的。否则，必须考虑 CP=1 期间输入端状态的全部变化过程，才能确定 CP 降沿到来时触发器的下态。 结论 应用举例 例：四人抢答电路。四人参加比赛，每人一个按钮，其中一人按下按钮后，相应的指示灯亮。并且，其它按钮按下时不起作用。 电路的核心是74LS175四D触发器。它的内部包含了四个D触发器，各输入、输出以字头相区别，管脚图见下页。 CLR D CP Q CLR D CP Q CLR D CP Q CLR D CP Q 1Q 1D 2Q 2D GND 4Q 4D 3Q 3D 时钟 清零 USC 公用清零 公用时钟 74LS175管脚图 CP=0时，a、b门被堵，输出保持原态： 0 1 1 保持 D c d a b CP D c d a b CP D c d a b CP CP=1时，a、b门被打开，输出由D决定： 若D=0 1 0 1 1 0 0 1 若D=1 1 1 0 0 1 1 0 结论：Qn+1 = D S R S R 功能表 CP D Q 例：画出D触发器的输出波形。 逻辑符号 RD SD D C Q 1 2 3 4 5 6 7 14 13 12 11 10 9 8 1D 2D 允许 3D 4D NC VCC 1Q 2Q 3Q 4Q NC GND 允许 74LS77 (4位锁存器) D触发器也称 D锁存器，有集成组件的产品，如74LS77(4位锁存器)、74LS75(4位双稳态锁存器)，等等。 5.4 主从触发器（脉冲触发） 一、电路结构与工作原理 1 0 × × × × CP 1 1 1 0 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 表 主从RS处发器的特性表 一直是高电平 或者 一直是低电平 不是边沿触发器 【例4】已知输入波形画出输出波形。 主从JK触发器 × × × × CP 1 1 1 0 1 1 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 1 1 1 0 0 0 0 0 0 表5 主从JK处发器的特性表 一直是高电平 或者 一直是低电平 不是边沿触发器 置1 置0 JK触发器的功能小结： 1. 当J=0、K=0时，具有保持功能； 2. 当J=1、K=1时，具有翻转功能； 3. 当J=0、K=1时，具有复位功能； 4. 当J=1、K=0时，具有置位功能。 具有多输入端的JK触发器 例5：画出主从 JK 触发器输出端波形图。 J K Q n+1 0 0 Qn 1 1 Qn 0 1 0 1 0 1 CP J K Q 【例6】已知输入波形画出输出波形。 【例7】已知输入波形画出输出波形。 主触发器 主触发器翻转 由于此时门7和门8输出全是高电平，故住触发器并不改变输出状态，保持为1状态，所以当下降沿到来时，从触发器变为1状态。 为了免除CP=1期间输入控制电平不许改变的限制，可采用边沿触发方式。其特点是：触发器只在时钟跳转时发生翻转，而在CP=1或CP=0期间，输入端的任何变化都不影响输出。 如果翻转发生在上升沿就叫“上升沿触发”或“正边沿触发”。如果翻转发生在下降沿就叫“下降沿触发”或“负边缘触发”。下面以边缘触发的D触发器为例讲解。 5.5 边沿触发器 e f c