8位16进制频率计.doc

八位十六进制频率计设计 摘要 频率计又称为频率计数器，是一种专门对被测信号频率进行测量的HYPERLINK /view/3070527.htm电子测量仪器。可用来测量频率、时间、周期、计数。该设计是利用VHDL语言实现频率计的功能，频率计主要由四个模块构成： 计数模块、锁存模块 显示模块以及控制模块。对各个部分的设计思路、对各部分电路设计方案的选择、元器件的筛选、以及对它们的调试、对调试结果的分析，最后得到实验结果的方方面面。 关键字：频率计、VHDL、元件例化。 Abstract Frequency meter is called for frequency counter ,which is a specialized measuring device to be used for measuring measured signal frequency . It can be used to measure frequency,time,period,counting.The layout make use of VHDL language to come true the function of frequency meter,it is made up of four blocks which are counting block,registering block,showing block and curbing block.Thinking ,electric circuit project design ,component screen , shakedown test and analysing result of every part,finally getting all aspects of experimenting result. Key : frequency meter, VHDL,component. 一．原理 八位十六进制频率计是由TFCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计中的32位二进制计数器COUNTER32B的ENABL使能进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒钟的计数值锁存进各锁存器REG32B中，并由八位十六进制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必须有清零信号RST_CNT对计数器进行清零，为下一秒的计数操作作准备。 二．方案论证 用VHDL设计电路系统，可以把任何复杂的电路系统视为一个模块，对应一个设计实体。在VHDL层次化设计中，它所设计的模块既可以是顶层实体，又可以是较低层实体，但对不同层次模块应选择不同的描述方法。在系统的底层设计中，采用VHDL进行描述，由于其对系统很强的行为描述能力，可以不必使系统层层细化，从而避开具体的器件结构，从逻辑行为上直接对模块进行描述和设计，之后，EDA软件中的VHDL综合器将自动将程序综合成为具体FPGA／CPLD等目标芯片的网表文件，无疑可使设计大为简化。 VHDL特点： 1.能形式化地抽象表示电路的行为和结构；2. 支持逻辑设计中层次与范围地描述；3. 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿 真与验证机制以保证设计的正确性；4. 支持电路描述由高层到低层的综合转换；5. 硬件描述和实现工艺无关； 6. 便于文档管理7. 易于理解和设计重用 总体框图 三．各模块的实现和功能仿真 1、测频控制模块 设计频率计的关键是设计一个测频率控制信号发生器，产生测量频率的控制时序。控制时钟信号clk1取为1Hz，2分频后即可查声一个脉宽为1秒的时钟cnt-en，一此作为计数闸门信号。当cnt-en为高电平时，允许计数；当cnt-en由高电平变为低电平（下降沿到来）时，应产生一个锁存信号，将计数值保存起来；锁存数据后，还要在下次cnt-en上升沿到来之前产生零信号rst_en，将计数器清零，为下次计数作准备。 程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FIC1 IS PORT (CLK1:IN STD_LOGIC; CNT: OUT STD_LOGIC; RST:OUT STD_LOGIC; LOAD:OUT STD_LOGIC); END FIC1; ARCHITECTURE o