EDA四位十进制频率计课程设计报告.doc

Hefei University 在系统编程课程设计 课题名称 4位十进制频率计的设计 姓 名 钟文俊 学 号 1105012012 院 系 电子信息与电气工程系 专 业 电子信息工程 指导教师 黄慧 2013年 12月28日 4位十进制频率计的设计 一 、设计目的 1、学习掌握频率计的设计方法。 2、掌握动态扫描输出电路的实现方法。 3、学习较复杂的数字系统设计方法。 二、设计的主要内容和要求 4位十进制频率计外部接口设计，顶层文件设计，包含4个模块，Tctl，Reg16，scan_led和一个x4cnt10（4个十进制计数器）。 三、整体设计方案 1、设计方案 根据频率计的定义和频率测量的基本原理：频率计即是指单位时间1秒内输入脉冲个数并显示出来的电路。因为要显示被测信号的，只要限制计数器的计数过程为一秒则计数器的结果即为被测信号的频率。频率值为：Fx=N，N为一秒内计数器所计脉冲个数。因为是4位十进制频率计计数器是模为9999的十进制加法计数器，可以由4个模为10的十进制计数器级联而成，所以可以显示的频率范围是1-9999HZ。因此，频率计的功能分割成四个模块：计数器，测频控制信号发生器和输出锁存器，。各个模块均用VHDL语言描述?。待测信号的转速必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器的锁存信号，并有为下一测频计数周期作准备的计数器清零信号。这三个信号可以由一个测频控制信号发生器产生。当系统正常工作时，标准信号提供频率为1 Hz的输入信号，经过测频控制信号发生器进行信号变换，产生计数信号，将被测信号当做脉冲信号送入计数器模块，计数模块对输入的脉冲个数进行计数数结束后，将计数结果送入锁存器中，保证系统可以稳定显示数据，计数结果能够显示在七段数码显示管上。 根据系统设计要求，要实现一个4位十进制数字频率计，则要设计测频控制信号发生器模块tct1、四位十进制加法计数器模块x4cnt10、reg16锁存器模块, 七段译码显示模块scan_led其原理框图如下图所示。 图3.1 主控制流程图 2、四位十进制频率计顶层文件原理图如下： 图3.2 顶层文件生成4位十进制频率计外部接口图 3、本设计中重要端口说明： Clk_1hz： 给Tctl模块提供1hz的频率输入。 Fin；被测频率输入。 scan_led：给scan_led模块提供扫描输入频率输入。 bt[1..0]:片选信号输出。 Sg[6..0]:译码信号输出。 Cout：进位输出 四、各个模块的设计说明及设计步骤 1、顶层文件原理图设计： 图 4.1 顶层文件原理图 2、x4Cnt10 模块说明 x4Cnt10为含异步清零和同步时钟使能的十进制计数器，采用级联的方法进行计数，计数范围与所用x4cnt10级联个数有关，本次设计采用的是4个cnt10的级联，所有测频范围是0—9999hz。 仿真时序图如下： 图 4.2 x4Cnt10仿真波形图 3、 Tctl 模块说明 根据频率的定义和测量的基本原理，测定信号的频率必须有一个脉宽为1秒的对输入信号脉冲计数允许的信号；1秒计数结束后，计数值锁入锁存器信号和为下一测频计数周期做准备的计数器清零信号。这三个信号可以由一个测频控制信号发生器Tctl产生，其设计要求是Tctl的计数使能信号en能产生一个一秒脉宽的周期信号，并且对频率计的每一计数器cnt10的en使能进行同步控制，当en高定平时，允许继续：低电平时停止计数，并保持其所计数的脉冲数，在停止计数期间，首先需要一个锁存信号load的上升沿将计数器前一秒钟的计数值锁存进各锁存器reg16中，并由外部的译码器译出并显示计数值，锁存信号之后，必须有一个清零信号rst对计数器进行清零，为下一秒的计数操作做准备。 控制模块Tctl时序仿真: 图4.3 频率计测频控制器Tctl侧可控时序图 图中clk的频率为1hz，en的高电平程序时间为1秒，此时计数器开始工作，当en低电平时停止计数，并将计数值经过load锁存的reg16中最后通过scan_led译码器显示输入，en的计时长度为一秒，即en的周期为2秒，计数器在en高电平计数完成即en从高电平跳跃到低电平时将计数结果锁存在reg16中，rst在满足clk和en均为低电平的时候对已锁存入锁存器的计数信号进行清零工