何惠玲《数字电路与逻辑设计》szdl 6 时序电路.ppt

时序电路分析——同步例题2（续1） 时序电路分析——异步例题（例题4） 计数器作用与分类 作用: 用于计数、分频、定时、产生节拍脉冲等 分类： 器件实例：74LS 194A，左/右移，并行输入，保持，异步置零等功能 *二—五—十进制异步加法计数器74290 原理：计数循环过程中设法跳过N－M个状态。 具体方法：*置零法 *置数法 例1：用同步置数法将74LS160接成六进制计数器 电路图1： 当状态Q3Q2Q1Q0＝0101时，LD’=0有效，使Q3Q2Q1Q0回复到0000。 有6个有效状态。 分析： 1.数据端置入0000 2.状态转换图 3.电路功能 六进制加法器 同步置数法——1 例2：用同步置数法将74LS160接成六进制计数器 电路图2： 分析: 1.数据端置入1001 当状态Q3Q2Q1Q0＝0100时，LD’=0有效，使Q3Q2Q1Q0到1001。 有6个有效状态。 2.状态转换图： 3.电路功能： 六进制计数器 同步置数法——2 分析： 1、画出状态转换图： 2、说明电路功能： C=0 C=0 C=0 C=0 C=0 C=1 例3：下图为由计数器74160和逻辑门电路连接成的电路。试分析其逻辑功能。 0100 0101 0110 1001 1000 0111 Q3Q2Q1Q0 LD’=1 LD’=1 LD’=1 LD’=1 LD’=1 LD’=0 当进位信号C＝1时，LD’=0有效，使Q3Q2Q1Q0 被置数1001。有6个有效状态。 六进制计数器 同步置数法——3 图1(74160): 当状态Q3Q2Q1Q0＝1001时，进位C＝1，LD’＝0有效，使Q3Q2Q1Q0＝D3D2D1D0＝0100，共有6个有效状态。 结论： 图1为六进制加法器 分析:如下图电路功能 图1 图2 图2为 ? 进制加法器 图1(74161): 当状态Q3Q2Q1Q0＝ ? 时，进位C＝1，LD’＝0有效，使Q3Q2Q1Q0＝D3D2D1D0＝0100，共有 ? 个有效状态。 集成计数器——（构成任意进制计数器） 设计M进制计数器的方法: ------置数法 置零法 任意进制计数器的构成 ( NM ) (1). 串行进位与并行进位 (2). 整体置零与整体置数 * M=N1×N2 : 用置零法或置位法分别接成N1和N2两个计数器 * M不可分解: 采用整体置零和整体置数法： N1和N2间的连接有两种方式： a. 串行进位方式 b. 并行进位方式 先接成 M’ M 的计数器，然后再采用置零或置数的方法置成M进制。 2. 任意进制计数器的构成 ( NM ) 例：用两片74160接成一百进制计数器。 串行进位设计思路: 在串行方式中，以低位片的进位输出信号作为高位片的时钟输入信号。 串行进位电路： 并行进位设计思路: 在并行方式中，以低位的进位输出信号作为高位片的功能控制(EP、ET)信号。 并行进位电路： *异步方式 *EP、ET=1 *同步方式 *EP2、ET2=C1 (1). 串行进位和并行进位法 74LS191功能表： 分析： * 74191是十六进制加/减计数器。除了能做加/减计数外，还有一些附加功能： * LD ’为异步预置数控制端。当LD ’＝0时，电路为预置数状态，有：Qi=Di 。 * S ’是使能控制端，当S ’＝1时， T0～T3全部为0，状态保持不变。 减计数 1 1 0 加计数 0 1 0 预置数(异步) X 0 X X 保持 X 1 1 X 工作状态 D U LD’ S’ CLK I ￠ * C/B是进位/借位信号输出端， 当计数器做加法计数，且Q3Q2Q1Q0＝1111时， C/B=1 有进位输出 当计数器做减法计数， Q3Q2Q1Q0 ＝0000时， C/B=1 有借位输出。 * CLK0是串行时钟输出端，当C/B＝1时，在下一个CLK1 上升沿到达前, CLK0端有一个负脉冲输出。 分析(续)： 74LS191 功能表： 减计数 1 1 0 加计数 0 1 0 预置数(异步) X 0 X X 保持 X 1 1 X 工作状态 D U LD’ S’ CLK I ￠ 74191——可逆计数器(分解图_Q1) 状态转换表/图 功能分析 时序图 减计数 1 1 0 加计数 0 1 0 预置数(异步) X 0 X X 保持 X 1 1 X