eda课程电子时钟设计.doc

湖南人文科技学院 课程设计报告 课程名称：课程设计 设计题目： EDA电子时钟设计 系 别： 通信与控制工程系 专 业： 电子信息工程 班 级： 学生姓名: 学 号： 起止日期: 20 2011年6月24日 指导教师: 教研室主任： 指导教师评语： 指导教师签名： 年 月 日 成绩评定 项 目 权重 成绩 1、设计过程中出勤、学习态度等方面 0.2 2、课程设计质量与答辩 0.5 3、设计报告书写及图纸规范程度 0.3 总 成 绩 教研室审核意见： 教研室主任签字： 年 月 日 教学系审核意见： 主任签字： 年 月 日 摘 要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。 本次课程设计要求设计一个数字钟，基本要求为数字钟的时间周期为24小时，数字钟显示时、分、秒，数字钟的时间基准一秒对应现实生活中的时钟的一秒。电路通过使用数字元件，来构成完成二十四小时的数字钟设计，并且将译码器和选择器配合使用来完成动出。此外，控制用来控制电路，使得该电路可以完成、时间、等一系列的功能。关键词：。 目 录设计要求 1 1 、方案论证与对比 1 1．2 方案二 2 1．3 两种方案的对比 2 2、各功能模块设计 2 2．1 计数器 2 2．2 时间设置模块 3 2．3 二选一数据选择器 3 2．4 时间显示模块 3 2．5 顶层文件框架描述 3 3、调试与操作说明 4 4、课程设计心得与体会 5 5、元器件及仪器设备明细表 5 6、致谢 6 7、参考文献 6 8、附录 6 附录1 秒，分计数模块 6 附录2 时计数器模块 7 附录3 二选一数据选择器 8 附录4 16进制转换为10进制 8 电子时钟设计 设计要求 1 、方案论证与对比 按照设计要求，本次设计我们的设计上提出了以下两种不同的方案。 方案一 图1.方案一结构图 通过二选一数据选择器选择输出为CLK时钟信号还是数据控制信号，从而使计数器计数，计数器将结果传输给时间显示模块，最后再将16进制数转换为10进制数，在通过数码显示器显示。当数据选择器输出为CLK时钟信号时，计数器开始计时工作，将输入信号设置为1Hz，则为标准时钟。当数据选择器输出为数据控制端时，则可通过外部按键改变计数器始终变换，从而改变计数器结果，起到数据写入，预置时间的作用。 1．2 方案二 1．3 两种方案的对比 相同点：两方案的的设计思想相同。 不同点：方案一是输出，而方案二是。两者相比，虽然方案二结构简单、思路易懂，但控制方面不如易操作，准确。因此，综合考虑，我们选择了方案一进行设计。 2、各功能模块设计 2．1 ． 秒计数模块：秒计数，在频率为1HZ的时钟下以60次为循环计数，并产生进位信号影响分计数； ． 分计数模块：分计数，在秒进位信号为高电平时，计数一次，同样以60次为一个循环计数，同时产生分进位信号影响时计数；． 时计数模块：时计数，在分进位信号为高电平时，计数一次，以24次为一个循环计数2．2 时间设置模块 设置调试使能端，可以调时，分。基本功能是2．3 设置时能段，可以使输出受使能段控制。2．4 时间显示模块 2．5 顶层文件框架描述 将以上所描述的各功能模块的VHDL语言文件在QuartusⅡ工具软件上打包成可调用的元件，然后再将名功能模块元件调入原理图编辑窗中并连接好，最后得到的顶层文件原理图如图3所示。 3、调试与操作说明 1）、建立工程。 2）、对顶层文件进行时序仿真,得到仿真波形如下图示： 3)、引脚锁定——如下图所示。 图5.引脚锁定表 4、课程设计心得与体会 本次课程设计的VHDL语言程序已在QuartusⅡ工具软件上进行了编译、仿真和调