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数字电路与逻辑设计实验报告.docx

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数字电路与逻辑设计实验报告

一、实验名称和实验任务要求

1、用VHDL语言设计实现一个4选1数据选择器，根据地址端的不同取值选择不同的数据端到输出端，仿真验证其功能。

2、用VHDL语言设计实现一个共阴极7段数码管译码器，仿真验证其功能。

3、用VHDL语言设计实现一个分频系数为10，分频输出信号占空比为50%的分频器，仿真验证其功能。

4、用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能。

将分频器、计数器和数码管译码器3个电路进行连接，实现一个加1的计数器，并在数码管上显示计数结果，仿真验证其功能

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