北邮数字电路及逻辑设计实验报告.doc

北京邮电大学数字电路与逻辑 设计实验报告 学院： 班级： 姓名： 学号： 实验一 Quartus II原理图输入法设计与实现 一、实验目的： 熟悉Quartus II原理图输入法进行电路设计和仿真； 掌握Quartus II 图形模块单元的生成与调用； 熟悉实验板的使用； 二、实验所用器材： 计算机； 直流稳压电源； 数字系统与逻辑设计实验开发板。 三、实验任务要求 用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 用3线-8线译码器（74LS138）和逻辑门设计实现函数 ,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 四、 实验原理图及仿真波形图 半加器 半加器原理图 仿真波形 仿真波形图分析:根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。 （2）全加器 全加器原理图 仿真波形 仿真波形图分析 ：根据仿真波形对比半加器真值表，可以确定电路实现了全加器的功能 74138 3线-8线译码器 原理图 仿真波形图 仿真波形图分析 ;当且仅当ABC输入为000、010、100、111时，F=1,可知电路实现了函数。 实验二 用VHDL设计与实现组合逻辑电路 实验目的： （1）熟悉用VHDL语言设计时序逻辑电路的方法； （2）熟悉用Quartus II文本输入法进行电路设计； （3）熟悉不同的编码及其之间的转换。 二、实验所用器材： （1）计算机； （2）直流稳压电源； （3）数字系统与逻辑设计实验开发板。 三、实验任务要求 （1）用 VHDL语言设计实现一个共阴极7段数码管译码器； （2）用VHDL语言设计一个8421码转余三码的代码转换器； （3）用VHDL语言设计设计一个四位2进制奇校验器。 四、 实验代码及仿真波形图 数码管译码器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY shumaguanyimaqi IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); C:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); END shumaguanyimaqi; ARCHITECTURE encoder_arch OF shumaguanyimaqi IS BEGIN PROCESS(A) BEGIN C=011111; CASE A IS WHEN0000= B=1111110;--0 WHEN0001= B=0110000;--1 WHEN0010= B=1101101;--2 WHEN0011= B=1111001;--3 WHEN0100= B=0110011;--4 WHEN0101= B=1011011;--5 WHEN0110= B=1011111;--6 WHEN0111= B=1110000;--7 WHEN1000= B=1111111;--8 WHEN1001= B=1111011;--9 WHEN OTHERS= B=ZZZZZZZ; END CASE; END PROCESS; END encoder_arch; 仿真波形图 仿真波形分析：A是输入，A0-A3是由低位到高位变化，B是数码管的各个部分，随着A输入的变化，B数码管对应译码出相应的数字显示出来。 8421码转余三码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY jxhyusanma IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END jxhyusanma;