集成电路课程设计范例.doc

 PAGE \* MERGEFORMAT 34 集成电路课程设计 目的与任务 本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。 设计题目与要求 2.1设计题目及其性能指标要求 器件名称：含两个2-4译码器的74HC139芯片 要求电路性能指标： 可驱动10个LSTTL电路（相当于15pF电容负载）； 输出高电平时，|IOH|≤20μA，VOH，min=4.4V； 输出底电平时，|IOL|≤4mA，VOL，man=0.4V； 输出级充放电时间tr=tf　，tpd＜25ns； 工作电源5V，常温工作，工作频率fwork=30MHz，总功耗Pmax＝150mW。 2.2设计要求 独立完成设计74HC139芯片的全过程； 设计时使用的工艺及设计规则： MOSIS:mhp_n12； 根据所用的工艺，选取合理的模型库； 选用以lambda(λ)为单位的设计规则； 全手工、层次化设计版图； 达到指导书提出的设计指标要求。 设计方法与计算 74HC139芯片简介 74HC139是包含两个2线-4线译码器的高速CMOS数字电路集成芯片，能与TTL集成电路芯片兼容，它的管脚图如图1所示，其逻辑真值表如表1所示： 图1 74HC139芯片管脚图 表1 74HC139真值表 片选输入数据输出CsA1A0Y0Y1Y2Y30000111001101010110101111101××1111从图1可以看出74HC139芯片是由两片独立的2—4译码器组成的，因此设计时只需分析其中一个2—4译码器即可，从真值表我们可以得出Cs为片选端，当其为0时，芯片正常工作，当其为1时，芯片封锁。A1、A0为输入端，Y0-Y3为输出端，而且是低电平有效。 2—4译码器的逻辑表达式，如下所示： 74HC139的逻辑图如图2所示： 图2 74HC139逻辑图 电路设计 本次设计采用的是m12_20的模型库参数进行各级电路的尺寸计算，其参数如下： NMOS: εox=3.9×8.85×10﹣12F/m μn=605.312×10﹣4㎡/Vs tox=395×10﹣10m Vtn=0.81056V PMOS: εox=3.9×8.85×10﹣12F/m μp=219×10﹣4㎡/Vs tox=395×10﹣10m Vtp=﹣0.971428V 3.2.1 输出级电路设计 根据要求输出级电路等效电路图如图3所示，输入Vi为前一级的输出，可认为是理想的输出，即VIL=Vss, VIH=VDD。 图3 输出级电路 输出级N管（W/L）N的计算 当输入为高电平时，输出为低电平，N管导通，且工作在线性区，而后级有较大的灌电流输入，要求|IOL|≤4mA，VOL，man=0.4V，根据NMOS管理想电流分方程分段表达式： Idsn=εoxμntox﹙WL﹚N[﹙Vgs－Vtn﹚Vds－Vds22] 因此，(WL)N=4×10﹣3×395×10﹣83.9×8.85×10﹣14×605.312×[(5－0.81056)×0.4－(0.4)22] QUOTE (WL)N=4×10﹣3×395×10﹣83.9×8.85×10﹣14605.312[(5－0.81056)×0.4－（0.4）22]  则，(WL)N=48 (2) 输出级P管（W/L）P的计算 当输入为低电平时，输出为高电平，P管导通，且工作在线性区。同时要求N管和P管的充放电时间tr=tf　，分别求出这两个条件下的（W/L）P，min极限值，然后取大者。 以|IOH|≤20μA，VOH，min=4.4V为条件计算（W/L）P，min极限值：用PMOS管的理想电流方程分段表达式：  Idsp=εoxμptox﹙WL﹚P[(VDD－Vg－|Vtp|)(VDD－Vo)－VDD－Vo22] 因此, (WL)P=20×10﹣6×395×10﹣83.9×8.85×10﹣14×219[(5－0.971428)×(5－4.4)－(5－4.4)22] 则，(WL)P=1 N管和P管的充放电时间tr和tf表达式分别为 令tr=tf可以计算（W/l）p,min的值，计算过程如下： 1.89×104×[2×0.81056－0.55－0.810562+15－0.81056×㏑(95－20×0.810565)]×148 =5.23×104×