ch14.触发器和时序逻辑电路(修改)-合肥工业大学-电工学简明.ppt

第14章 触发器和时序逻辑电路 14.1 双稳态触发器 14.1 双稳态触发器 第一节 双稳态触发器 2. 工作原理 触发器输出与输入的逻辑关系 3. 基本 RS 触发器状态表 由“或非”门构成的基本 RS 触发器 二、可控 RS 触发器 2. 工作原理 当CP = 1时 当CP = 1时 3. 可控 RS 触发器状态表 例 可控RS触发器存在的问题——空翻 14.1.2 主从JK触发器 1.电路结构 2. 工作原理 分析JK触发器的逻辑功能 (1)J=1, K=1 (2)J=0，K=1 (3)J=1，K=0； (4)J=0，K=0 结论： 3. JK触发器的逻辑功能 例： 例：D 触发器工作波形图 14.3 计数器 14.3.1 二进制计数器 一、二进制计数器 (2) 状态表 (3) 工作波形 2. 同步二进制加法计数器 (2) 逻辑关系 (3) 工作波形 例:分析图示逻辑电路的逻辑功能,说明其用处。 设初始状态为“000”。 2.列写状态表 14.3.2 十进制计数器 (1) 电路结构 (3) 状态表 (4) 工作波形 逻辑功能及外引线排列 逻辑功能及外引线排列 逻辑功能及外引线排列 74290的功能： 0 1 0 设触发器原态为“0”态 保持原态 0 0 0 1 0 0 0 1 保持原态 保持原态 R S C F从 Q Q Q SD RD 1 C F主 J K CP C 设触发器原态为“1”态 为“ ？”状态 P 1 0 1 0 CP高电平时F主状态由J、K决定，F从状态不变。 CP下降沿( )触发器翻转（ F从状态与F主状态一致）。 R S C F从 Q Q Q SD RD 1 C F主 J K CP C P 1 1 1 0 0 0 1 0 Qn Qn 0 1 J K Qn Qn+1 0 0 0 1 1 0 1 1 JK触发器状态表 0 1 0 1 0 1 0 1 CP高电平时F主状态由J、K决定，F从状态不变。 CP下降沿( )触发器翻转（ F从状态与F主状态一致）。 特性方程 J K Qn+1 0 0 Qn 0 1 0 1 0 1 1 1 Qn JK触发器状态表 (保持功能) (置“0”功能) (置“1”功能) (计数功能) CP下降沿触发翻转 SD 、 RD为直接置 1、置 0 端，不受时钟控制，低电平有效，触发器工作时SD 、 RD应接高电平。 逻辑符号 CP Q J K SD RD Q JK 触发器工作波形 CP J K Q 下降沿触发翻转 14.1.3 D 触发器 可以将 JK 触发器转换为 D 触发器，如下图所示。当 D = 1，即 J = 1，K = 0 时，在 CP 的下降沿触发器翻转为(或保持)1 态；当 D = 0，即 J = 0，K = 1 时，在 CP 的下降沿触发器翻转为(或保持)0 态。即 S R Q D 1D C1 CP S R Q J 1J K 1K C1 CP 1 D 逻辑图 D 触发器的逻辑状态表 1 1 0 0 Qn+1 Dn 国内生产的 D 触发器主要是维持阻塞型，是在时钟脉冲的上升沿触发翻转，图形符号如下 上升沿 D 触发器图形符号 S R Q D 1D C1 CP 也可将 D 触发器转换为 T 触发器，如下图，它的逻辑功能是每来一个时钟脉冲，翻转一次，即 ，具有计数功能。 Q 1D C1 CP D 触发器转换为 T 触发器 CP D Q 上升沿触发翻转 计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。 分类 加法计数器 减法计数器 可逆计数器 (按计数功能 ) 异步计数器 同步计数器 (按计数脉冲引入方式) 二进制计数器 十进制计数器 N 进制计数器 (按计数制) 按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成