数字电子技术基础(第五版)第5章.ppt

第5章

组合电路时序分析与自动化设计

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低速。设计规模小。分析技术无法适

应需要。

5.1传统数字添加标题添加标题添加标题

电路设计技术

效率低成本高。可靠性低。体积大功耗大。

存在的问题

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功能有限。。无法功能升级。知识产权不易保

护。

5.2现代数字系统自动设计流程

l5.2.1设计输入

图5-1应用于

FPGA/CPLD的EDA开

发流程

5.2.1设计输入

原理图输入

1.图形输入状态图输入

波形图输入

将使用了某种硬件描述语言(HDL)

2.HDL文本输入的电路设计文本，如VHDL或

Verilog的源程序，进行编辑输入。

5.2.2硬件描述语言

VHDL在电子设计领域得到了广泛应

硬件描述语言VHDL和用。

VerilogHDL在现在EDA设计中

使用最多，也拥有几乎所有的主能将以VHDL语言描述数字系统的程

流EDA工具的支持。序“翻译”成数字电路结构图文件

的软件工具称为VHDL综合器。

图5-2计算机软/硬件描述语