电子教本--数字电子技术-第五节时序逻辑电路--1.ppt

第五章 时序逻辑电路 (sequential logic circuit) （3）写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程： 由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。 74194为四位双向移位寄存器。 （2）状态分配，列状态转换编码表。 (1）根据设计要求，设定状态， 画出状态转换图。该状态图不须化简。 2．同步计数器的设计举例 例5.5.1 设计一个同步5进制加法计数器 （3）选择触发器。选用JK触发器。 （4）求各触发器的驱动方程和进位输出方程。 列出JK触发器的驱动表，画出电路的次态卡诺图。 根据次态卡诺图和JK触发器的驱动表可得各触发器的驱动卡诺图： （5） 将各驱动方程与输出方程归纳如下： （6）画逻辑图。 再画出输出卡诺图 可得电路的输出方程： （7）检查能否自启动 可见，如果电路进入无效状态101、110、111时，在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动。 利用逻辑分析的方法画出电路完整的状态图。 S0——初始状态或没有收到1时的状态； 例5.5.2 设计一个串行数据检测器。该检测器有一个输入端X，它的功能是对输入信号进行检测。当连续输入三个1（以及三个以上1）时，该电路输出Y=1，否则输出Y=0。 解： （1）根据设计要求，设定状态:： S2——连续收到两个1后的状态； S1——收到一个1后的状态； S3——连续收到三个1（以及三个以上1）后的状态。 3．一般时序逻辑电路的设计举例 典型的时序逻辑电路具有外部输入变量X，所以设计过程要复杂一些。 （2）根据题意可画出原始状态图： （3）状态化简。 观察上图可知，S2和S3是等价状态，所以将S2和S3合并，并用S2表示，得简化状态图: （5）选择触发器。 本例选用2个D触发器。 1/0 0/0 1/0 0/0 0/0 X/Y 1/1 Q 1 Q 0 00 01 11 图5.5.9 例5.5.2编码后的状态图 （4）状态分配。 该电路有3个状态，可以用2位二进制代码组合（00、01、10、11）中的 三个代码表示。本例取S0=00、S1=01、S2=11。 由输出卡诺图可得电路的输出方程： （6）求出状态方程、驱动方程和输出方程。 列出D触发器的驱动表、画出电路的次态和输出卡诺图。 由于电路中有4个触发器，它们的状态组合共有16种。而在8421BCD码计数器中只用了10种，称为有效状态。其余6种状态称为无效状态。 当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。 （5）检查电路能否自启动 用同样的分析的方法分别求出6种无效状态下的次态，得到完整的状态转换图。可见，该计数器能够自启动。 CP2=Q1 （当FF1的Q1由1→0时，Q2才可能改变状态。） 用前面介绍的异步时序逻辑电路分析方法对该电路进行分析： （1）写出各逻辑方程式。 ①时钟方程： CP0=CP （时钟脉冲源的下降沿触发。） CP1=Q0 （当FF0的Q0由1→0时，Q1才可能改变状态。) CP3=Q0 （当FF0的Q0由1→0时，Q3才可能改变状态) 2．8421BCD码异步十进制加法计数器 ②各触发器的驱动方程： （2）将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程： （CP由1→0时此式有效） （Q0由1→0时此式有效） （Q1由1→0时此式有效） （Q0由1→0时此式有效） 设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表。 （3）作状态转换表。 3．集成十进制计数器举例 （1）8421BCD码同步加法计数器74160 二进制计数器的时钟输入端为CP1，输出端为Q0； 五进制计数器的时钟输入端为CP2，输出端为Q1、Q2、Q3。 74290包含一个独立的1位二进制计数器和一个独立的异步五进制计数器。 如果将Q0与CP2相连，CP1作时钟脉冲输入端，Q0～Q3作输出端，则为8421BCD码十进制计数器。 （2）二—五—十进制异步加法计数器74290 ① 异步清零。 ③ 计数。 ② 异步置数（置9）。 74290的功能： （1）同步级联。 例：用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器，模为16×16=256。 1．计数器的级联 三、集成计数器的应用 （2）异步级联 例：用两片74191采用异步级联方式构成8位二进制异步可逆计数器。 例：如用两片74290采用异步级联方式组成的二