定点原码一位乘法器.docx

沈阳航空工业学院 课程设计报告 课程设计名称：计算机组成原理课程设计 课程设计题目：定点原码一位乘法器的设计 院（系）：计算机学院 专 业：计算机科学与技术 班 级： 学 号： 姓 名： 指导教师: 完成日期: 目录 第 1 章 总体设计方案 错误 !未定义书签 设计原理 . 错误 !未定义书签 设计环境 . 错误 !未定义书签 第 2 章 详细设计方案 错误 !未定义书签 顶层方案图的设计与实现 . 错误 !未定义书签 创建顶层图形设计文件 错误 !未定义书签 器件的选择与引脚锁定 错误 !未定义书签 第二层模块的设计与实现 错误 !未定义书签 功能模块的设计与实现 . 错误!未定义书签 移位模块的设计与实现 错误 !未定义书签 乘数移位模块的设计与实现 错误 !未定义书签 选择模块的设计与实现 错误 !未定义书签 控制模块的设计与实现 错误 !未定义书签 其他模块的设计与实现 错误 !未定义书签 仿真调试 . 错误 !未定义书签 第 3 章 编程下载与硬件测试 错误 !未定义书签 编程下载 . 错误 !未定义书签 硬件测试及结果分析 错误 !未定义书签 错误!未定义书签参考文献 错误 错误!未定义书签 附 录（电路原理图） 第1章总体设计方案 设计原理 原码一位乘，两个原码数相乘，其乘积的符号为相乘两数符号的 异或值，数值则为两数绝对值之积。 例：X二，丫二，计算乘积X*Y。 0000 1100 1100 1100 0. 在计算时，逐次按乘数每1位上的值是1还是0，决定相加数取 被乘数的值还是取零值，而且相加数逐次向左偏移 1位，最后一起求 积。 由于在计算机内多个数据一般不能同时相加，一次加法操作只能 求出两数之和，因此每求得一个相加数，就与上次部分积相加每次计 算时，相加数逐次向左偏移一位，由于最后的乘积位数是乘数（被乘 数）的两倍，因此加法器也需增到两倍。部分积右移时，乘数寄存器 同时右移一位，所以用乘数寄存器的最低位来控制相加数取被乘数或 零，同时乘数寄存器接收部分积右移出来的一位，完成运算后，部分 积寄存器保存乘积的高位部分，乘数寄存器中保存乘积的低位部分。 根据人工算法可以知道，原码一位乘法的整体设计应包括乘数寄 存器，被乘数寄存器，移位电路，控制器，部分积五大模块，包含一 个输入、输出、控制器模块，并作为顶层设计，以上五大模块作为底 层设计，采用硬件器件设计实现。 因此，可以得出以下原理框图设计如图所示： 图 原码一位乘的逻辑电路框图 如上逻辑框图中所示，其中B为被乘数寄存器，用来存放被乘数， C为乘数寄存器，用来存放乘数并且移位，A为部分积寄存器，存放每 次相加并移位后的数据， ALU 加法器实现加法操作，移位电路用来对 相加后的数据作移位处理，计数器控制移位次数和输出结果。 设计环境 ?硬件环境：伟福COP200（型计算机组成原理实验仪、XCV20C实 验板、微机； ? EDA环境：Foundation设计软件。该设计由设计入口工具，设 计实现工具 ,验证工具三大部分组成 .入口工具包括原理图设计 , 有限 状态编辑器 , 硬件描述语言编辑器等。 第 2 章 详细设计方案 顶层方案图的设计与实现 顶层方案图实现原码一位乘的逻辑功能，采用原理图设计输入方 式完成，电路实现基于XCV20C可编程逻辑芯片。在完成原理图的功能 设计后，把输入/输出信号安排到XCV20C指旨定的引脚上去，实现芯片 的引脚锁定。 创建顶层图形设计文件 顶层图形文件由一个运算器模块组成， 乘数 X[7：0] ，被乘数 Y[7： 0],符号位XA YA脉冲CLK清零端CLR打入端LOAD结果0UT[16: 0] 顶层图设计如下： L0C-PS3LDC丹L0C-P3JL0C=D6LOO朋LOC=P39LOC-?4iLOC=P41gp刃LDC旳L0C454 L0C-PS3 LDC丹 L0C-P3J L0C=D6 LOO朋 LOC=P39 LOC-?4i LOC=P41 gp刃 LDC旳 L0C454 LDC旳 LDBPX LDC恥 L0C=P4S LOC-P47 wi~￡h_a J Qu1 LOC=F235 LDC舶如沈 LOC=P231 WC-P23O LOOP23 LDC=P22E LDOR14 LO冈圧 IK电22 LOC=P221 LOC=P]20 LQC=H1S LOC? L0C=Rlf LO沁 LOOP213 图原码一位乘顶层图形文件结构 器件的选择与引脚锁定 (1)器件的选择 由于硬件设计环境是基于伟福 COP200型计算机组成原理实验仪 和XCV200实验板，故采用的目标芯片为 Xlinx XCV200可编程逻辑芯 片。另外，在这次的设计中