8位定点补码码乘法器的设计与实现_任务书.doc

课 程 设 计 任 务 书 课程名称 计算机组成原理 课 题 8位定点补码乘法器的设计与实现 专业班级 学生姓名 学 号 指导老师 审 批 任务书下达日期 2006年12月27 日 任务完成日期 2007年 1 月 14 日 一、设计内容与设计要求 1．设计内容 乘法器是计算机运算器的重要组成部分。本次课程设计的主要内容是利用ALTERA公司的EPF10K10LC84-4的内部可编程资源，设计调试，培养学生分析和解决实际问题的能力，增强学生的动手能力。VHDL 语言完成设计并调试成功，以掌握运算器的工作原理知识。 (1)在规定的时间内以小组为单位完成相关的系统功能实现、数据测试和记录并进行适当的分析。 (2)按本任务书的要求，编写《课程设计报告》（Word文档格式）。并用A4的复印纸打印并装订； (3)在规定的时间内，请各班学习委员收齐课程设计报告交邓作杰老师。 3．分组及安排 第 组为、、学号同学，第组做第题，每个同学必须独立完成指定的题目。 4．成绩一、课题的主要功能 1 二、总体方案 1 1.定点补码乘法的基本原理 1 2.定点补码乘法器的逻辑框图 2 三、定点补码乘法器的的设计与VHDL的实现 3 四、乘法器仿真波形与数据分析 7 五、课程设计的收获及体会 9 六、参考资料 10 计算机科学与技术系课程设计评分表 11 七、附录 12  一、课题的主要功能 乘法器是计算机运算器的重要组成部分。本次课程设计的主要内容是利用ALTERA公司的EPF10K10LC84-4的内部可编程资源，设计调试，培养学生分析和解决实际问题的能力，增强学生的动手能力。+ Y2·+ … +Yn·）) + (Y2·- Y2·)+ … +(Yn·- Yn·）]+(Y3- Y2)· … + (Yn-Yn-1)· +(0-Yn)· =[X]补·)· 式中，YN+1是增设的附加位，初值为0。上式为部分积累加的形式。若定义[P0]补为初始部分积，[P1]补，[P2]补，…，[PN]补依次为各步求得的累加并右移后的部分积，则有： [P0]补=0 [P1]补=（[P0]补+（（Yn+1-Yn) [X]补）（YN+1=0） [P2]补=（[P1]补+（（Yn-Yn-1) [X]补） ﹕ [Pi]补=（[Pi-1]补+（（Yn-i+2-Yn-i+1) [X]补） ﹕ [Pn]补=（[Pn-1]补+（（Y1-Y0) [X]补） 定点补码乘法运算规则如下： 符号位参与运算，运算的数均以补码表示。 被乘数一般取双符号参加运算，部分积初始值为0。 乘数可取单符号位，以决定最后一步是否需要校正，即是否要加[-X]补。 乘数末位增设附加位Yn+1，且初值为0。 2、定点补码乘法器的逻辑框图 到存储器 来自存储器 来自存储器 来自寄存器 它由累加器A，寄存器Y，寄存器B和全加器ADD组成，其中A的位数为2n ，并具有移位功能，用来存放部分积之和。Y和B都是n 位，分别用来存放被乘数和乘数，全加器ADD也是n位的，由于相加移位的过程一共需进行n 次，所以要用一个递减计数器C ，每做一次相加移位操作，计数器减1，直到计数器中的数据为0为止。部分积（A7A6A5A4A3A2A1A0）×BI（i=0,1,2,3,,4,5,6,7）ENTITY multiplier IS PORT(multiplicand, multiplier : IN BIT_VECTOR(7 DOWNTO 0); clock : IN BIT; product : INOUT BIT_VECTOR(15 DOWNTO 0)); END multiplier; 定点补码乘法器的结构体如下 ARCHITECTURE structural OF multiplier IS BEGIN PROCESS BEGIN WAIT UNTIL (clockEVENT AND clock = 1); IF clr_B = 1 THEN regY =