verilog模4计数器实验报告.docx
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Lab5 模4递增计数器
试验目的
王阳IS1102班U202314066
学会用Quartus9.1编译Verilog语言的方法和步骤；设计简洁的程序，并能运行；了解触发器，并学会利用触发器制作模4递增计数器。
试验内容
在模4递增计数器中，由cp时钟信号掌握输入；
由两个D触发器组合而得到模4递增计数器；
简洁的模4计数器由cp作为开关掌握输入，由Q0和Q1两个LED灯掌握输出。
代码分析
首先，定义module的输入输出接口；
然后，建立程序，分为模4递增计数器主块和D触发器块；
模4递增计数器的实现分为2个块，如下：模4
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