微型计算机原理 第五章 半导体存储器和高速缓冲存储器.ppt

微型计算机原理(第五章） 第五章半导体存储器和高速缓冲存储器 5.1 存储器概述 5.2 随机存储器RAM 5.3 只读存储器ROM 5.4 存储器与CPU的连接 5.5 高速缓冲存储器系统 SRAM 6264的引脚示意图如图5.17所示。 它有8根数据线D7～D0，13根地址线A12～A0，片选信号线低电平有效，掉电保护片选线CS2高电平有效（通常接+5V电源），输出允许信号低电平有效，写允许信号低电平有效。 1．位（并联）扩充 用2片8K×8位的SRAM芯片6264扩充形成8K×16位的芯片组。见图5.18，将这两个芯片（0#和l#）的地址线A12～A0分别对应连在一起，另外，芯片对应的片选信号以及读／写控制信号也都分别连到一起，两个芯片只有数据线各自独立，一片作低8位（D7～D0），另一片作高8位（D15～D8）。也就是说，每个字长（16位）数据的高、低字节分别存储于两个芯片中，一次读／写操作同时访问两个芯片中的同地址单元。 2．字（串联）扩充 用4片8K×8位芯片6264构成32K×8位的存储芯片组，如图5.19所示。 这32K单元的地址范围在4个芯片中的分配如表5.6所示。可以看出，4片存储器内部的地址（A12～A0）都是相同（重复）的，但增加了A14、A13后，它们对外的地址就是连续（不重复）的了，故称地址线A12～A0实现片内寻址，A14、A13实现片间寻址。 4片6264（0＃～3＃）的地址线A12～A0、数据线D7～D0及读／写信号，都是同名信号连在一起。每个存储器6264有13根地址线，单元数的扩充使得32K×8芯片组较8K×8芯片增加了2根地址线A14、A13（215=32K），它们经“2—4译码器”译码后产生4个片选信号（Y3～Y0），分别对应选中4片6264中的一片。 3．位和字同时（串并联）扩充 当存储器的位数和单元数都需要扩充时，则可以先扩充位数，然后再扩充单元数。 如用若干1K×4位芯片构成8K×8位存储区，则需要该类芯片共16片。其中，每2个芯片（2×4位=8位）一组，构成8个1K×8位芯片组；将这8个芯片组组合成8K×8位存储区。显然，8K存储单元需要13根地址线（213=8K），比原来每片的10根地址线多了3根，如何用这3根地址线来对应选择8个芯片组呢？ 下面介绍一个常用的3--8译码器芯片74LS138。该芯片有3个使能输入端（G1、G2A、G2B），当使能信号同时有效时，译码器输出有效。3根选择输入线为C、B、A，它们的8种逻 辑组合，对应使8根输出线（Y7～Y0）中的一个输出为0。74LS138的引脚示意图及功能表如图 5.20所示。 本例中，将CPU的3根地址线（A12～A10）对应接至74LS138的三个输入引脚（C、B、A），而74LS138的8个输出引脚（Y0～Y7）对应接至8个存储芯片组的片选信号端，于是，A12～A10的组合就可输出8种状态，分别选中8个存储芯片组中的一组。这8K存储单元的地址范围在8个芯片组中的分配如表5.7所示。 由以上介绍可以看出，存储器容量的扩充，关键是存储单元地址的分配和片选信号的处理，其基本原则是：地址安排不要重叠，也不要断档，最好是连续的，这样，存储器容量和CPU地址资源的利用率最高，也便于编程。 5. 4. 3 片选译码方式 微机的存储器都是由多片存储器芯片（或芯片组）组成的，CPU在存取数据时就有一个芯片选择的问题，即片选译码方式。通常，产生片选信号的译码方式有全译码、部分译码和线选译码三种。 1． 全译码方式 若CPU的地址线除了低位地址线用于存储器芯片的片内寻址外，剩下的高位地址线全部用于存储器芯片的片间寻址（经译码器产生片选信号），则称为全译码方式。 2． 部分译码方式 若CPU的高位地址线中只有一部分用于存储器芯片的片间寻址，则称为部分译码方式。 在图5.19电路中，若CPU的地址线有20位（A19~A0），采用图中的2-4译码器，只用2条高位地址线A14、A13作为译码输入，仍可产生4个芯片的片选信号，其地址分配如表5.9所示。虽然4片存储器芯片的基本地址分别为00000H～01FFFH、02000H～03FFFH、04000H～05FFFH、06000H～07FFFH，但其余高位地址线的任意组合也可能会重复选中这些存储器芯片，如CPU地址00000H和08000H、10000H等均选中0#芯片的0000H存储单