电子技术基础数字部分第五版﹝康华光﹞4组合逻辑电路.ppt

* (3) 编程连接技术 PLD表示的与门 熔丝工艺的与门原理图 * V CC + (5V) R 3k W L D 1 D 2 D 3 A B C 高电平 A、B、C有一个输入低电平0V A、B、C三个都输入高电平+5V 5V 0V 5V 低电平 L V CC A B C D 5V 5V 5V L=A?B?C 早期的PLD采用双极型连接技术。单元的连接是由一个二极管与金属熔丝串接在一起，编程时，用比工作电流大许多的电流，将不需要连接的熔丝烧断。 * 连接 连接 连接 断开 A、B、C 中有一个为0 A、B、C 都为1 输出为0； 输出为1。 L=AC 连接 连接 断开 L=ABC X X 器件的开关状态不同, 电路实现逻辑函数也就不同 1 0 1 1 1 1 在CMOS的PLD中，常采用可擦除的编程方法，即可以对器件进行多次编程。可擦除CMOS技术用浮栅MOS管代替“熔丝”。未经编程的浮栅MOS管与普通N沟道增强型MOS管一样，当栅极加正常的逻辑高电平时，管子导通，否则截止。而经过编程处理的浮栅MOS管，始终处于截止状态，相当于“熔丝”断开一样。 断开 * (4) 浮栅MOS管开关(自学) 用不同的浮栅MOS管连接的PLD，编程信息的擦除方法也不同。SIMOS管连接的PLD，采用紫外光照射擦除；Flotox MOS管和快闪叠栅MOS管，采用电擦除方法。 浮栅MOS管 叠栅注入MOS(SIMOS)管 浮栅隧道氧化层MOS(Flotox MOS)管 快闪(Flash)叠栅MOS管 * 当浮栅上带有负电荷时，使得MOS管的开启电压变高，如果给控制栅加上VT1控制电压，MOS管仍处于截止状态。 若要擦除，可用紫外线或X射线，距管子2厘米处照射15-20分钟。 当浮栅上没有电荷时，给控制栅加上大于VT1的控制电压 ，MOS管导通。 a.叠栅注入MOS(SIMOS)管 25V 25V GND 5V 5V GND i D V T1 V T2 v GS 浮栅无电子 O 编程前 i D V T1 V T2 v GS 浮栅无电子 浮栅有电子 O 编程前 编程后 * 5V 5V GND 5V 5V GND 导通 截止 * L=B?C 连接 连接 断开 断开 连接 连接 断开 断开 1 1 1 1 * 浮栅延长区与漏区N+之间的交叠处有一个厚度约为80A (埃)的薄绝缘层——遂道区。 当遂道区的电场强度大到一定程度，使漏区与浮栅间出现导电遂道，形成电流将浮栅电荷泄放掉。 遂道MOS管是用电擦除的，擦除速度快。 b.浮栅隧道氧化层MOS(Flotox MOS)管 * 结构特点: 1.闪速存储器存储单元MOS管的源极N+区大于漏极N+区，而SIMOS管的源极N+区和漏极N+区是对称的； 2. 浮栅到P型衬底间的氧化绝缘层比SIMOS管的更薄。 c.快闪叠栅MOS管开关 （Flash Memory) 特点：结构简单、集成度高、 编程可靠、擦除快捷。 * 3.PLD的分类 PROM PLA PAL GAL 低密度可编程逻辑器件 （LDPLD） EPLD CPLD FPGA 高密度可编程逻辑器件 （HDPLD） 可编程逻辑器件 （PLD） （1）按集成密度划分为: * （2）按结构特点划分： 简单PLD (PAL，GAL) 复杂的可编程器件(CPLD) : CPLD的代表芯片如：Altera的MAX系列 现场可编程门阵列(FPGA) * PLD中的三种与、或阵列 与阵列、或阵列 均可编程(PLA) 与阵列固定，或阵 列可编程(PROM) 与阵列可编程，或阵列固定(PAL和GAL等) （3）按PLD中的与、或阵列是否编程分： 与阵列将输入变量的全部最小项列出。实际上只用到一小部分的最小项，故芯片利用率不高，现很少作为PLD器件用。 * 4.5.2 组合逻辑电路的 PLD 实现 例1 由PLA构成的逻辑电路如图所示，试写出该电路的逻辑表达式，并确定其逻辑功能。 1.可编程逻辑阵列PLA PROM实现逻辑函数时芯片的利用率不高。PLA就是为解决该问题而设计的。它的与、或阵列均可编程，故可将逻辑函数化简后再实现，从而有效地提高了芯片的利用率。 * AnBnCn AnBn AnCn BnCn 是全加器 AnBnCn AnBnCn AnBnCn 解：先写出该电路的逻辑表达式；再由表达式列出