数字逻辑课件第5章时序分析.ppt

* 5.3 同步时序电路的分析方法 组合变换 存储电路 组合电路 存储电路由触发器构成，共用同一个时钟信号CP，所有触发器在CP有效沿的作用下同步改变状态。四类触发器的特性已介绍。 组合电路产生触发器的激励信号和时序电路的输出信号，一般同步时序电路的分析工作从组合电路开始。 同步时序电路分析的一般步骤： （1）列出激励函数和输出函数表达式 激励函数=G（输入、现态） Mealy型输出函数=F（输入、现态） Moore型输出函数=F（现态） （2）根据触发器的类型，写出次态方程 次态=Q（输入、现态） （3）根据次态方程填写卡诺图形式的二进制状态表 （4）根据输出表达式，计算输出值并填写到二进制状态表中， 进而构成二进制状态 / 输出表。 （5）每个二进制状态组合分配一个状态名（字母或特定含义的字 符串），得到状态输出表。 （6）根据状态输出表，画状态图 （7）根据题目要求，画时序图，进行电路特性描述，确定其逻辑 功能（建立硬件描述语言模型）。 例1：试分析下图所示时序电路，画出X=101101的时序图。 （4）二进制状态 / 输出表 激励方程 输出方程 （1） （2）次态方程 （3）二进制状态表 Q(t+1) 本题只含一个触发器，可略去（5） 0 1 （6）状态图 X / Z （7）画X=1011010的时序图，设初态Q=0 现态 次态 有效沿 例2：请分析图示电路的逻辑功能，并画出X时序图。 输入方程（激励方程）： 输出方程： 本题为JK触发器，根据激励方程，写出各触发器的次态方程 由激励方程 得 由激励方程 得 根据次态方程填写卡诺图形式的二进制状态表： 根据输出方程 填表，形成二进制状态 / 输出表： 为分析功能，直接作二进制状态图（即不为状态组合分配状态名）： 功能描述： 从状态表和状态图中可以看出这是一个两位的二进制数可逆计数器。 00 01 10 11 X/Z Q1Q0 00 01 10 11 当X=0时，加1计数 Z=0 11 10 01 00 当X=1时，减1计数 Z=1 作X时序图，设初态 Q1Q0=00： 当根据激励方程求次态方程较繁琐时，可列激励/转换表 （次态真值表的扩充形式），然后再做进一步分析。 1 1 1 0 1 0 0 0 0 1 1 0 1 1 0 0 1 1 0 0 0 1 1 0 0 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 0 0 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Z Q1(t+1) Q0(t+1) J1 K1 J0 K0 X Q1 Q0 //根据例2的激励_状态转换表，用Verilog HDL建模 module example(x,clk,z); input x, clk ; output z ; reg [1:0] now_state, next_state ; reg z ; always @ ( posedge clk ) now_state=next_state; always @ ( x or now_state ) case ( { x, now_state } ) 3’b000 : begin next_state=2’b01; z=1; end 3’b001 : begin next_state=2’b10; z=1; end 3’b010 : begin next_state=2’b11; z=1; end 3’b011 : begin next_state=2’b00; z=0; end 3’b100 : begin next_stat