按键控制加法计数器.doc
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按键控制加法计数器
提出问题：如何用自己的FPGA开发板实现两个按键控制加法计数器的程序？并且要求计数值在两个数码管上显示。Key1控制一个6位的加法计数器，key2控制一个9位的加法计数器。
解决方法：
方法一：
用VHDL语言实现
程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT6 IS
PORT (CLK,RST,EN,KEY1,KEY2:IN STD_LOGIC;
CQ1,CQ2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT1,COUT2:OUT STD_LOGIC);
END CNT6;
ARCHITECTURE aaa OF CNT6 IS
signal p:std_logic_vector(31 downto 0);
BEGIN
COM1: PROCESS (CLK,RST,EN,KEY1,KEY2)
VARIABLE CQI1:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF RST=1OR KEY1=0 THEN CQI1:=(OTHERS=0);
ELSIF CLKEVENT AND CLK=1THEN
p=p+1;
if(pthen
p=00000000000000000000000000000000;
IF EN=1 AND KEY1=1 THEN
IF CQI16 THEN CQI1:=CQI1+1; COUT1=0;
ELSE CQI1:=(OTHERS=0); COUT1=1;
END IF;
END IF;
END IF;
End if;
CQ1=CQI1;
END PROCESS;
COM2: PROCESS (CLK,RST,EN,KEY2)
VARIABLE CQI2:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF RST=1OR KEY2=0 THEN CQI2:=(OTHERS=0);
ELSIF CLKEVENT AND CLK=1THEN
p=p+1;
if(pthen
p=00000000000000000000000000000000;
IF EN=1 AND KEY2=1 THEN
IF CQI29 THEN CQI2:=CQI2+1;COUT2=0;
ELSE CQI2:=(OTHERS=0);COUT2=1;
END IF;
END IF;
END IF;
End if;
CQ2=CQI2;
END PROCESS;
END aaa;
程序分析：采用两个进程分别实现6进制加法计数器和9进制加法计数器，这连个计数器均是异步清零、同步使能的。当一个clock时钟来临时且使能en=1，则开始扫描按键是否被按下，当key1被按下时，com1的敏感信号发生跳变，开始运行6进制加法计数器（采用if条件判断语句，判断是否记满，记满则清0,进位为1，否则继续计数 ）；当key2被按下时同key1。
3. 编译硬件耗用统计报告：
综合报告显示：所占用的总逻辑单元为16个，总的组合功能为16个，专用逻辑寄存器9个。
时序仿真图：
仿真波形显示了我们所要的结果，key1为1时，cout1计数，key2为1时，cout2计数。即通过两个按键分别控制了两个计数器计数。
方法二：用Verilog语言实现
编写程序如下
module counter(clk,clear,s,q1,q2,c1,c2,key1,key2);
output[3:0] q1,q2;
output c1,c2;
input clk,clear,s,key1,key2;
reg[3:0] q1,q2;
always @(posedge clk)
begin
if (clear)
q1 = 0;
else
begin
if (s key1)
begin
if (q1==4b0101) q1={4{1b0}};
else q1=q1+1;
end
end
end
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