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第2章组合逻辑电路 数字电子技术课件.ppt

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第2章 组合逻辑电路 第2章 组合逻辑电路 2.3 组合逻辑电路的竞争-冒险   前面所介绍的组合电路都是在理想情况下进行的,逻辑函数表达式所表述的仅是电路在稳定状态下输入和输出变量间的逻辑关系,都是假设电路中的连线和集成门电路没有延迟时间,没有考虑门电路传输延迟时间tpd对电路产生的影响,电路中多个输入信号发生变化时,都是同时瞬间完成的。   实际上,当信号通过连线和逻辑门电路时都会产生一定的延迟时间,输入信号变化也需要一个过渡时间,多个输入信号发生变化时,也可能有先后快慢的差异。所以,当输入信号经过不同路径(不同长度的连线、不同级数、不同类型的逻辑门电路)传输到某一会合点时,会产生先后快慢有别,即所谓“竞争”的现象。由于这个原因,可能会使逻辑电路的输出端出现不应有的干扰窄脉冲(又称毛刺),这种现象称为“冒险”。当然,有竞争并不是一定就会产生冒险。 2.3 组合逻辑电路的竞争—冒险 1. 产生负干扰脉冲的竞争-冒险 竞争-冒险现象 2.3.1 2.3 组合逻辑电路的竞争—冒险   如图2.3.1(a)所示电路,应有 的理想工作波形如图2.3.1(b)所示,由于G1门的传输延迟时间tpd,则有工作波形如图2.3.1(c)所示。由图2.3.1(c)可见,由于G2门的两个输入信号A、 所经过的传输路径不同,到达G2门输入端时,信号较A延迟了一个tpd时间。因此,使G2门输出端Y产生了一个较窄的负干扰脉冲,从而有可能导致负载电路产生错误动作。换句话说,当一个门电路(如G2)输入两个或两个以上同时向相反方向变化的互补(竞争)信号时,在其输出端则可能会产生不应用的干扰脉冲(冒险)。 (1) 七段数字显示译码驱动器74HC4511的逻辑功能   常用的输出高电平有效的七段数字显示译码驱动器有74LS48和74HC4511等。其中,工程上常用的CMOS七段数字显示译码驱动器74HC4511的真值表如表2.2.9所示,逻辑功能示意图如图2.2.21所示。   能将二-十进制代码转换成驱动七段数字显示器,显示对应十进制数字的器件称为七段数字显示译码驱动器。 例如,输入(0011)8421BCD,对应的是(3)10,则七段数字显示译码驱动器应使七段数字显示器的a、b、c、d、g五段点亮。 2.2 常用组合逻辑功能器件及应用 图2.2.21 74HC4511逻辑功能示意图 2.2 常用组合逻辑功能器件及应用 2.2 常用组合逻辑功能器件及应用 2.2 常用组合逻辑功能器件及应用   D3?D0为二-十进制代码信号输入端,输入8421BCD代码信号。a?g为对接七段数码管的输出驱动信号,高电平有效。    为灯消隐控制信号,低电平有效。 为灯测试控制信号,低电平有效。 LE为数据锁存控制信号,高电平有效。   当LE=1、 、 时,译码器工作,输出信号a?g由输入信号D3?D0控制,显示相应的数字。在输入信号为1010?1111六个状态时,a?g输出全为低电平0,显示器熄灭,不显示任何数字。   当灯测试控制信号 时,无论其他输入信号为何值,a?g都输出高电平1,都将使与之对接的七段数字显示器显示数字 ,以用于检测译码器和数字显示器各段工作是否正常。   当灯消隐控制信号 、且 时,无论其他输入信号为何值,a?g都输出低电平0,与之对接的七段数字显示器熄灭,不显示任何数字。   当 、 、在锁存控制信号LE由0正跃变到1时,锁存器锁存并保持此前一瞬间D3?D0输入的BCD码,之后a?g输出的信号不再受输入的D3?D0信号控制。 (2) 74HC4511应用举例 [例2.2.6] 设在例2.2.3中,工作电源取VCC=+5V;七段数字显示器选用共阴极的数码管BS206,查找资料可知,其正向压降VF≤3.6V、每段最大工作电流IFM≤25mA;七段数字显示译码驱动器选用CMOS的74HC4511,查找资料可知,其输出端源电流可达25mA。试将例2.2.3设计原理框图中的译码显示驱动部分细化,进行具体设计。 2.2 常用组合逻辑功能器件及应用 解:依设计要求,有设计电路,如图2.2.22所示。图中,D3?D0为8421BCD码信号输入端;显示颜色不同的数码管,其正向压降VF略有不同,若共阴极数码管BS206选用红色显示,用数字万用表在线实测得其正向压降VF≈1.6V;R为限流电阻。工程上七段数码管每段工作电流IF一般取为5?10mA,在IF?IFM的情况下,IF愈大数码管发光愈亮,但数码管的相对使用寿命愈短、显示译码驱动器的负
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