湘潭大学 计算机组成与原理 多周期cpu与存储器实验 实验报告.pdf

湘 潭 大 学 实 验 报 告 课程名称 计算机原理与设计 实验名称 多周期CPU与存储器实验 页数 专业 班级 同组者姓名 无 组别 学号 姓名 实验日期 一、 实验目的 1． 了解多周期 CPU 的数据传输通路。 2． 了解指令执行的周期划分。 3． 掌握用时序电路实现多周期 CPU 的控制部件的方法。 4 ． 了解指令存储器与数据存储器合二为一的实现方法。 5． 按给定数据，测试多周期 CPU 功能。 二、 实验要求 1、做好实验预习，掌握多周期 CPU + 存储器的总体电路设计和 CPU 的功能特 性，并熟悉本实验中所用的控制台开关的作用和使用方法。 2、写出实验报告，内容是： ①实验目的； ②按理论分析值给出对应的仿真波形。 ③比较实验数据的理论分析值与实验结果值；并对结果进行分析。实验结果与理 论分析值比较，有没有不同？为什么? ④通过本实验，你对多周期 CPU 有何认识，有什么心得体会？ 三、 实验原理 多周期 CPU + 存储器的总体电路设计如图 4-1 所示。 本实验模块设计如 图 4-2 所示，包含多周期 CPU 模块 mccpu 和存储器模块 mcmem 。 四、 实验内容 （1）设计元件 在 Quartus II 环境下，用文本输入编辑器 Text Editor 分别输入 mccpu.v 多周 期 CPU 单元文件和 mcmem.v 存储器单元文件，编译 Verilog HDL 文件，并 将 mccpu.v 与 mcmem.v 文件制作成可调用的原理图元件。 （2）以原理图方式建立顶层文件工程选择图形方式。根据图 4-2 输入实验电路 图，从 Quartus II 的基本元件库中将各元件调入图形编辑窗口、连线，添加输 入输出引脚。将所设计的图形文件 mccomp.bdf 保存到原先建立的文件夹中， 将当前文件设置成工程文件，以后的操作就都是对当前工程文件进行的。 （3）器件选择 选择 Cyclone 系列，在 Devices 中选择器件 EP1C12QC240C8 。编译，引脚锁 定，再编译。引脚锁定后需要再次进行编译，才能将锁定信息确定下来，同时生 成芯片编程/配置所需要的各种文件。 （4 ）芯片编程 Programming （可以直接选择光盘中的示例已完成的设计进行验 证实验） 打开编程窗口。将配置文件 mccomp.sof 下载进 GW48 系列现代计算机组成原 理系统中的 FPGA 中。 （5）选择实验系统的电路模式是 NO.0，验证 CPU 的控制和运算功能以及对存 储器的访问功能。根据 mcmem.mif 文件初始化存储器，并设置 clock、resetn、 mem_clk 的值，验证 CPU 的控制和运算功能以及对存储器的访问功能，记录实 验数据。 五、 实验环境与设备 GW48CP+主系统、pc机 六、 实验代码设计（含符号说明） module alu (a,b,aluc,r,z); input [31:0] a,b; input [3:0] aluc; output [31:0] r; output z; ass