用SignalTAP II正确地观察wire和reg.doc
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怎么才能用SignalTAP II正确地观察wire和reg?
下面的一篇文章写得相当好,回答了我很久以来的疑问:即用SignalTAP II不能正确的观察wire信号,其实是综合可能把该信号优化掉了.
其实应该在待观察的wire信号旁边加上/*synthesis keep*/; 而对于reg信号则加上/*synthesis noprune*/ .
转自:/oomusou/archive/2008/10/17/signaltap_ii_reg_wire.html
Abstract 撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可能才一一浮現，這時得靠SignalTap II來幫忙debug。
Introduction 使用環境：Quartus II 8.0 + DE2-70 (Cyclone II EP2C70F896C6N)
實際使用SignalTap II時，會發現有些reg與wire可以觀察，有些又無法觀察，在(原創) 如何使用SignalTap II觀察reg值? (IC Design) (Quartus II) (SignalTap II) (Verilog)中，我利用將reg接到top module的方式來觀察reg，雖然可行，但老實說並不是很好的方式。當初有網友發表評論，說這是因為reg被Quartus II優化掉不見了，導致無法使用SignalTap II觀察，本文整理出完整的reg與wire觀察方法。
觀察reg SSignalTapII_register_not_preserve.v / Verilog
6 Description : Demo how to preserve register with SingalTap II 7 Release???? : 10/17/2008 1.0 8 */ 9 10 module SignalTapII_register_not_preserve ( 11 input iCLK, 12 input iRST_N 13 ); 14 15 reg [3:0] cnt; 16 17 always@(posedge iCLK, negedge iRST_N) begin 18 if (!iRST_N) 19 ??? cnt = 4h0; 20 else 21 ??? cnt = cnt + 4h1; 22 end 23 24 endmodule
這是個很簡單的計數器，我故意讓cnt不做output，而想用SignalTap II去觀察cnt這個reg的值。
cnt都是0，顯然不合理，表示SignalTap II無法capture cnt這個reg的值。為什麼會這樣呢?
若我們將SignalTap II拿掉，重新用Quartus II編譯，觀察其compilation report，顯示register為0。
觀察RTL Viewer的合成結果，真的沒有register!!
這證明了一件事情，Quartus II在合成時，發現cnt並沒有需要output，而自動最佳化不合成cnt，導致SignalTap II無法觀察reg，不過有時為了debug方便，我們就是想觀察這種reg，有辦法讓Quartus II暫時不要啟動最佳化嗎?
使用Synthesis Attribute避免最佳化
SignalTapII_register_preserve.v / Verilog
1 /* 2 (C) OOMusou 2008 3 4 Filename??? : SignalTapII_register_preserve.v 5 Compiler??? : Quartus II 8.0 6 Description : Demo how to preserve register in SignalTap II 7 Release???? : 10/17/2008 1.0 8 */ 9 10 module SignalTapII_register_preserve ( 11 input iCLK, 12 input iRST_N 13 ) 14 15 reg [3:0] cnt /*synthesis noprune*/; 16 17 always@(posedge iCLK, negedge iRST_N) begin 18 if (!iRST_N) 19 ??? cnt = 4h0; 20 else 21 ??? cnt = cnt + 4h1; 22 end 23 24 endmodule
15行
reg [3:0] c
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