《微型计算机原理及应用》第五章 处理器总线时序和系统总线.ppt

微机原理及应用 第五章处理器时序和系统总线 主要内容 学习目的 描述处理器总线 说明处理器的工作状态特点 了解8086CPU的引线 分析8086CPU基本总线周期时序 5.1 8086的引脚功能 5.1 8086的引脚功能 8086CPU的两种组态 最小组态（模式） MN/MX接+5V 构成小规模的应用系统,只有8086一个微处理器, 所有的总线控制信号均为8086产生，系统中的总线控制逻辑电路，减少到最少。 最大组态（模式） MN/MX接地。 用于大型（中型）8086/8088系统中,系统总是包含有两个或多个微处理器，其中一个主处理器就是8086或8088，其它的处理器称协处理器，协助主处理器工作。 需要总线控制器来变换和组合控制信号。 5.1 8086的引脚功能 目前常用的是最大组态。要求有较强的驱动能力。此时8086要通过一组总线控制器8288来形成各种总线周期，控制信号由8288供给，如图5-1所示。 5.1 8086的引脚功能 5.1 8086的引脚功能 5.1 8086的引脚功能 思考题： 8086/8088 有两种工作方式，它们是通过什么方法来实现？在最大模式下其控制信号怎样产生？ 5.2 8086 的总线操作和时序 T1状态： CPU向20位地址/状态（A19/S6～A16/S3），地址/数据（AD15～AD0）分时复用总线上发送读写存储器或I/O端口的地址。 发ALE地址锁存信号 发出存储器/IO读写控制信号M/IO 5.2 8086 的总线操作和时序 T2状态： CPU低16位地址/数据总线（AD15～AD0）切换为数据总线，为读写数据作准备 T2状态总线的高4位（A19/S6～A16/S3）上输出本总线周期状态信息S6～S3。这些状态信息用来表示中断允许状态、当前正在使用的段寄存器等。 发出数据允许信号DEN 发出数据发送接受控制信号DT/R 5.2 8086 的总线操作和时序 T3状态 CPU在总线的高4位（A19/S6～A16/S3）继续输出总线周期状态信号S6～S3。在总线的低16位（AD15～AD0）地址/数据线上继续发送要写的数据，或者从存储器或I/O端口读入数据 采样READY线，若有效（高电平），则进入T4周期，若无效，则说明外设没准备好，插入Tw周期 5.2 8086 的总线操作和时序 T4状态 在T4开始时钟的下降沿，把数据读入到CPU或写入到选中的地址单元 同时其它状态信号线恢复为初始状态，为执行下一个总线周期做准备 5.2 8086 的总线操作和时序 第一个中断响应周期 T1状态：AD15-AD0浮空；IF=1，给出中断响应信号INTA。 第二个中断响应周期；被响应的外设数据线送一个字节的中断矢量类型， CPU读入后，从中断矢量表上找到服务程序的入口地址。 5.2 8086 的总线操作和时序 思考题： 软件中断指令会执行中断响应周期否？ 5.2 8086 的总线操作和时序 系统复位与启动 通过RESET引腿上的触发信号来执行。 标志寄存器 : 清零 指令指针（IP）: 0000H CS: FFFFH DS、ES、SS : 0000H 指令队列 : 空 其它寄存器 : 0000H 复位脉冲的有效电平（高）必须超过4个时钟周期（开启电源引起的复位时间大于50μs） 5.2 8086 的总线操作和时序 复位后地址总线浮空 复位后，第一条指令的地址： 物理地址为 FFFF0+OOOOH（IP中） =FFFFOH 一般在FFFFO中，存放一条段交叉直接JMP指令，转移到系统程序实际开始处。这个程序往往实现系统初始化、引导监控程序或者引导操作系统等功能，这样的程序叫做引导和装配程序。 5.3 系 统 总 线 5.4.1 概述 总线是用来连接各部件的一组通信线，换言之，总线是一种在多于两个模块(设备或子系统)间传送信息的公共通路。（通道） 为在各模块之间实现信息共享和交换，总线由传送信息的物理介质以及一套管理信息传输的协议所构成。 采用总线结构有两个优点：一是各部件可通过总线交换信息，相互之间不必直接连线，减少了传输线的根数，从而提高了微机的可靠性；二是在扩展微机功能时，只需把要扩展的部件接到总线上即可，使功能扩展十分方便。 5.3 系 统 总 线 1.总线的