【2017年整理】硬件设计规范.doc

硬件 EMC 设计规范 硬件 EMC 设计规范 引言： 本规范只简绍 EMC 的主要原则与结论，为硬件工程师们在开发设计中抛砖引 玉。 电磁干扰的三要素是干扰源、干扰传输途径、干扰接收器。EMC 就围绕这些 问题进行研究。最基本的干扰抑制技术是屏蔽、滤波、接地。它们主要用来切断 干扰的传输途径。广义的电磁兼容控制技术包括抑制干扰源的发射和提高干扰接 收器的敏感度，但已延伸到其他学科领域。 本规范重点在单板的 EMC 设计上，附带一些必须的 EMC 知识及法则。在印制 电路板设计阶段对电磁兼容考虑将减少电路在样机中发生电磁干扰。问题的种类 包括公共阻抗耦合、串扰、高频载流导线产生的辐射和通过由互连布线和印制线 形成的回路拾取噪声等。 在高速逻辑电路里，这类问题特别脆弱，原因很多： 1、电源与地线的阻抗随频率增加而增加，公共阻抗耦合的发生比较频繁； 2、信号频率较高，通过寄生电容耦合到步线较有效，串扰发生更容易； 3、信号回路尺寸与时钟频率及其谐波的波长相比拟，辐射更加显著。 4、引起信号线路反射的阻抗不匹配问题。 一、总体概念及考虑 1、五一五规则，即时钟频率到 5MHz 或脉冲上升时间小于 5ns，则 PCB 板须 采用多层板。 2、不同电源平面不能重叠。 3、公共阻抗耦合问题。 模型： I1 ZS1 VS1  VS2 ZS2 I2  ZL2  ZL1  ZG VN1,2  I1＋I2 VN1＝I2ZG 为电源 I2 流经地平面阻抗 ZG 而在 1 号电路感应的噪声电压。 由于地平面电流可能由多个源产生，感应噪声可能高过模电的灵敏度或数电 的抗扰度。 解决办法： ①模拟与数字电路应有各自的回路，最后单点接地； ②电源线与回线越宽越好； ③缩短印制线长度； ④电源分配系统去耦。 4、减小环路面积及两环路的交链面积。 5、一个重要思想是：PCB 上的 EMC 主要取决于直流电源线的 Z 0 L L C C 电源线分布电感与电容 C→∞，好的滤波，L→0，减小发射及敏感。 W D Z0＝ L/C＝377(d/w) (μr/εr)，如果 0.1Ω极好。 二、布局 下面是电路板布局准则： 低频 中频 高频 连接器  时钟 中继/低速 逻辑电路 低频数字 I/O  存储器 摸－数转换器 数－模转换器 低频模拟 I/O  带状电缆连接器 1、 晶振尽可能靠近处理器 2、 模拟电路与数字电路占不同的区域 3、 高频放在 PCB 板的边缘，并逐层排列 4、 用地填充空着的区域 三、布线 1、电源线与回线尽可能靠近，最好的方法各走一面。 2、为模拟电路提供一条零伏回线，信号线与回程线小与 5：1。 3、针对长平行走线的串扰，增加其间距或在走线之间加一根零伏线。 4、手工时钟布线，远离 I/O 电路，可考虑加专用信号回程线。 5、关键线路如复位线等接近地回线。 6、为使串扰减至最小，采用双面＃字型布线。 7、高速线避免走直角。 8、强弱信号线分开。 四、屏蔽 1 屏蔽 模型： 入射 反射 发射 屏蔽材料 吸收区域 屏蔽效能 SE(dB)＝反射损耗 R(dB)＋吸收损耗 A(dB) 高频射频屏蔽的关键是反射，吸收是低频磁场屏蔽的关键机理。 2、工作频率低于 1MHz 时，噪声一般由电场或磁场引起，(磁场引起时干扰， 一般在几百赫兹以内)，1MHz 以上，考虑电磁干扰。单板上的屏蔽实体 包括变压器、传感器、放大器、DC/DC 模块等。更大的涉及单板间、子 架、机架的屏蔽。 3、静电屏蔽不要求屏蔽体是封闭的，只要求高电导率材料和接地两点。电 磁屏蔽不要求接地，但要求感应电流在上有通路，故必须闭合。磁屏蔽 要求高磁导率的材料做封闭的屏蔽体，为了让涡流产生的磁通和干扰产 生的磁通相消达到吸收的目的，对材料有厚度的要求。高频情况下，三 者可以统一，即用高电导率材料(如铜)封闭并接地。 4、对低频，高电导率的材料吸收衰减少，对磁场屏蔽效果不好，需采用高 磁导率的材料(如镀锌铁)。 5、磁场屏蔽还取决于厚度、几何形状、孔洞的最大线性尺寸。 6、磁耦合感应的噪声电压 UN＝jwB.A.coso＝jwM.I1，(A 为电路 2 闭合环路 时面积；B 为磁通密度；M 为互感；I1 为干扰电路的电流。降低噪声电压， 有两个途径，对接收电路而言，B、A 和 COS0 必须减小；对干扰源而言， M和 I1 必须减小。双绞线是个很好例子。它大大减小电路的环路面积， 并同时在绞合的另一根芯线上产生相反的电动势。 7、防止电磁泄露的经验公式：缝隙尺寸 λmin/20。好的电缆屏蔽层覆视 率应为 70％以上。 五、接地 1、300KHz 以下一般单点接地，以上多点接地，混合接地频率范围 50KH