第四章 触发器汇总.ppt

第四章 触发器 4.1 概述 4.2 基本触发器 4.3 各类触发器的逻辑功能 4.4 不同类型时钟触发器间的转换 4.5 触发器的动态特性 本章要求 * 4.1 概述 4.2 基本触发器 4.3 各类触发器的逻辑功能 4.4 不同类型时钟触发器间的转换 4.5 触发器的动态特性 一、定义 能存储1位二值信号的单元电路统称为触发器(Flip-Flop)。 二、特点 1.具有两个能自行保持的稳定状态(0、1) ，以表示存储内容； 2.根据不同的输入信号可以置成1或0状态。 0 状态 1 状态 稳定状态： 电路结构： 具有两个互补的输出端Q端和Q 端。 三、分类 按电路结构分： 基本RSFF 同步FF 主从FF 边沿FF(包括维持阻塞FF、CMOS边沿FF) 按逻辑功能分： RSFF、DFF、JKFF、TFF、 T? FF等 其他： TTL 和 CMOS 分立和集成 一、由与非门组成 1.电路及符号 G2 Q G1 RD SD Q Q Q R S RD SD 基本触发器使用的器件最少，电路最简，是其他种类触发器的核心。 0 1 2.工作原理 0 1 “置 1”或“置位” (Set) “置 0”或“复位” (Reset) “保持” 状态不定(随机) 1 0 不符合触发器的逻辑关系 禁止出现 先撤消 先撤消 同时撤消： 1 0 1 1 G2 Q G1 RD SD Q 特性表 1 0 0 1 0 1 0 1 0 0 1 1 1 1 0 1 1 1 0 0 0 0 0 1 1 1 0 0 0 1 1* 1* 简化特性表 Q n+1 Q n+1 1 0 0 1 1 1 0 0 1 置 1 0 置 0 Qn 保持 1* 不允许 初态Qn ： 输入信号变化前的旧状态，也称为现态、旧态。 次态Qn+1 ： 输入信号变化后出现的新状态。 3.特性表 4.工作波形 设触发器初始状态为0： SD RD Q Q 信号同时撤消,出现不确定状态 信号不同时撤消，状态确定 5.动作特点： 输入信号直接控制输出端Q和 的状态。 SD--Set(Direct) ：直接置1端、直接置位端。 RD --Reset(Direct) ：直接置0端、直接复位端。 Q G1 RD SD Q 二、由或非门组成 1.电路及符号 Q Q S R SD RD 2.工作原理 “保持” “置 0” “置 1” “不允许” 若RD、SD的高电平同时撤消，则状态不定。 G2 Q G1 RD SD Q ≥1 ≥1 3.特性表 RD SD Q n+1 0 0 0 1 1 0 1 1 Q n 保持 置 1 置 0 不许 1 0 0* SD RD Q Q 4.波形图 G2 Q G1 RD SD Q ≥1 ≥1 三、基本RSFF的主要特点 优点： 缺点： 电路简单，具有置 0、置 1、保持功能，是构成各种触发器的基础。 1.输入电平直接控制输出状态，使用不便，抗干扰能力差； 2. R、S 之间有约束。 在数字系统中，常常要求某些触发器在同一时刻动作(改变状态，也称为翻转)这就要求有同步信号，该信号称为时钟信号CP(Clock Pulse)。 CP (Clock Pulse): 等周期、等幅的脉冲串。 CP Q G1 RD SD Q G3 R S G2 G4 CP 如何控制？ 受时钟脉冲控制的触发器称为时钟触发器(钟控触发器)。 同步触发器 主从触发器 边沿触发器 多次翻转 (空翻) 一次翻转 同步RSFF 同步DFF(D型锁存器) 主从RSFF 主从JKFF 维持阻塞FF CMOS边沿FF 抗干扰能力极强 一、边沿RS 触发器 Q Q 1R 1S R S CP C1 S R SD RD S --同步置1端 R --同步置0端 受CP 控制 --异步置1端 --异步置0端 不受CP控制 SD RD 无论原来Q及CP的状态 无论原来Q及CP的状态 因此，不需要时， 要接高电平，防止干扰。 SD RD 1.特性表 保持 置1 置0 不许 0 1 1 1 0 0 × × ↑ 0 0 0 ↑ 0 0 1 ↑ 0 1 0 ↑ 0 1 1 ↑ 1 0 0 ↑ 1 0 1 ↑ 1 1 0 ↑ 1 1 1 注 Q n+1 CP R S Q n Q n 1 0 × ↑ 0 0 ↑ 0 1 ↑ 1 0 ↑ 1 1 Q