数字逻辑电路与系统设计 第4章 常用组合逻辑功能器件精品.ppt

4.5 算术运算电路 算术运算电路的核心为加法器. 4.5.1 基本加法器 1. 半加器(HA) 仅考虑两个一位二进制数相加, 而不考虑低位的进位,称为半加。 A B S C Σ CO 半加器逻辑符号 设: A、B为两个加数，S 为本位的和，C 为本位向高位的 进位。则半加器的真值表、方程式、逻辑图如下所示 A B C S 0 0 0 0 0 1 0 1 0 0 1 1 1 1 0 真值表 S=A⊕B C=AB 逻辑方程 =1 A B S C 逻辑图 2. 全加器 在多位数相加时,除考虑本位的两个加数外,还须考虑低 位向本位的进位. 例: 1 1 0 1 加数 1 1 1 1 加数 +) 1 1 1 1 0 低位向高位的进位 1 1 1 0 0 和 实际参加一位数相加,必须有三个量,它们是: 本位加数 Ai 、Bi ； 低位向本位的进位 Ci-1 一位全加器的输出结果为： 本位和 Si ； 本位向高位的进位 Ci 全加器电路设计： Ai Bi Ci-1 Ci Si 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 =Ai⊕Bi ⊕Ci-1 Si=（AiBi+AiBi）Ci-1 + （AiBi+AiBi）Ci-1 =（Ai ⊕Bi ）Ci-1+AiBi Ci= （AiBi+AiBi）Ci-1+AiBi 由两个半加器实现一个全加器 Ci-1 Si （Ai ⊕Bi） Ci-1 Σ CO Ai Bi Σ CO Ai ⊕Bi AiBi ≥1 Ci Ai Bi Si Ci Σ CO 全加器逻辑符号 Ci-1 CI 3. 串行进位加法器 当有多位数相加时,可模仿笔算,用全加器构成串行进位加法器. A3 B3 S3 C3 Σ CO CI A2 B2 S2 C2 Σ CO CI A1 B1 S1 C1 Σ CO CI A0 B0 S0 C0 Σ CO CI 四位串行进位加法器 串行进位加法器特点: 结构简单; 运算速度慢. 4.5.3 通用加法器集成电路 3. 加法器的应用举例 将8421BCD码转换为余3 BCD码的代码转换电路. A1 A2 S1 C4 Σ CO C0 CI A3 A4 S2 B1 B2 B3 B4 S3 S4 7483 A B C D 1 1 0 0 Y1 Y2 Y3 Y4 0 问题：如何将余3BCD码转换为 8421BCD码。 在二进制补码系统中，减法功能由加“减数”的补码实现。 思考题：如何将2421BCD码转换为 余3BCD码。 思考题：如何将2421BCD码转换为余3BCD码。 用4×2选1数据选择器74157和4位全加器7483，构成 4位二进制加/减器。 (2) 四位二进制加/减器 两个运算数分别为: P=P4P3P2P1 Q=Q4Q3Q2Q1 控制信号为: S S 功能 0 (P)2+(Q)2 1 (P)2－(Q)2 S 功能 0 (P)2+(Q)2 1 (P)2－(Q)2 2. 利用7483(四位二进制加法器)构成8421BCD码加法器. 二进制数和8421BCD码对照表 十进制数 二进制数(和) 8421BCD码(和) C4 S4 S3 S2 S1 K4 B8 B4 B2 B1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 2