数字逻辑电路与系统设计数电.pdf
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第6章题解:
6.1试用4个带异步和置数输入端的负边沿触发型JK触发器和门电路设计一个异步余
3BCD码计数器。
题6.1解:余3BCD码计数器计数规则为:0011→0100→…→1100→0011→…,由于采用
异步和置数,故计数器应在1101时产生和置数信号,所设计的电路如图题解6.1
所示。
6.3试用D触发器和门电路设计一个同步4位格雷码计数器。
题6.3解:根据格雷码计数规则,计数器
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