基于FPGA的四位二进制加法器的设计.pdf

电气与 电子工程系 基于FPGA 的四位 二进制加法器设计 姓 名： 杜隆超 学 号： 5151968124 班 级： 通信15-1 指导教师： 许庆华 2017 年7 月 12 日 目录 前言······································1 一、实验目的······························2 二、实验要求······························2 三、功能模块······························2 四、程序与仿真····························4 五、程序下载······························4 六、程序代码······························6 七、经验总结······························7 八、自我评价······························7 前言 十九世纪末、二十世纪初，电子技术开始逐渐发 展起来，并成为一项新兴技术。它在二十世纪发展最 为迅猛，应用最为广泛，并且成为了近代科学技术发 展的一个重要标志。与信息相关的计算机、微电子及 通讯技术已经成为推动社会进步和国家发展的关键技 术，而微电子技术又是信息技术的基础，因此，集成 电路产业已经成为整个电子信息产业的命脉。 加法器作为各类集成电路模块的核心部件，其重 要性不可忽略。加法运算是最基本的运算，所有的其 他基本算术运算，如减法、乘法、除法运算等最终都 能归结为加法运算。在算术逻辑单元完成的操作中， 逻辑操作是按位进行，各位之间彼此无关，不存在进 位问题，这使得逻辑运算速度很快，且是一个常数， 不需要进行过多的优化工作。但对于算数操作来说， 因为存在进位问题，使得某一位计算结果的得出和所 有低于它的位相关。因此，为了减少进位传输所耗的 时间，人们设计了多种类型的加法器。 1 一、实验目的 熟悉利用 Quartus Ⅱ的原理图输入方法设计简单 组合电路,掌握层次化设计的方法，并通过一个四位全 加器的设计把握利用EDA 软件进行原理图输入方式的 电子线路合计的详细流程。 二、实验要求 1.可以实现4 位二进制的加法运算。 2.将结果在2 个七段LED 数码管上显示出来。 实验原理图 三、功能模块 该实验我们采用模式五 结构图NO.5：此电路结构有较强的功能，主要用于 目标器件与外界电路的接口设计实验。主要含以9 大 模块： 1．普通内部逻辑设计模块。在图的左下角。此模 块与以上几个电路使用方法相同，例如同结构图NO.3 的唯一区别是8 个键控信号不再是琴键式电平输出， 2 而是高低电平方式向目标芯片输入。此电路结构可完 成许多常规的实验项目。 实验电路结构图 程序编译仿真引脚连接图 这里用到的引脚在下图中红色标注部分 3 适合于QuartusII 的部分器件引脚对照表 四、程序与仿真 程序 4 仿真编译 输出波形 5 五、程序下载 程序下载 六、程序代码 module add_j1(a,b,bcd_2,bcd_1); input[3:0] a,b; output[3:0] bcd_2; output[3:0] b