基于FPGA的位加法器技术.doc.doc
文本预览下载声明
大连理工大学
基于FPGA的8位加法器设计
学 院（系）： 软件学院
专 业： 软件工程
姓 名：
学 号：
姓 名：
学 号：
指 导 教 师：
评 阅 教 师：
完 成 日 期： 2014/6/12
大连理工大学
Dalian University of Technology
摘 要
加法器是数字系统中的基本逻辑器件，可以直接实现加法操作，，也可组合构成实现减法器和硬件乘法器加法器可随是否有低位输入分为半加器和全加器
而当今社会的FPGA也已经表现出了VHDL语言更是大放异彩，VHDL语言FPGA的再ModelSim进行功能仿真验证过程中我们FPGA有了深刻的认识和全面的学习。
关键词： FPGA；加法器；VHDL语言ModelSim ；
目录
摘 要 2
设计原理 4
实现框图 4
2.1四位加法器的实现框图 4
2.2减小运算的延迟 5
2.3八加法器的实现框图 6
设计过程 6
3.1??设计思路 6
3.2??四位二进制并行加法器的设计 6
3.3??四位并行加法器波形 7
转换显示模块的设计 8
4.1二进制转换成十进制并显示 8
4.2二进制转十进制显示模块波形 10
动态显示模块的设计 10
5.1动态显示的模块的实现 10
5.2动态显示模块波形 11
八位加法器的设计 12
6.1四位加法器级联成8位加法器 12
6.2八位加法器波形 13
附录 14
Ucf约束实现 14
synplify pro软件实现综合 15
参考文献： 17
设计原理
近
如摘要所言，很多。
图1
其中CSA为一位全加器，A和B为加法器的输入位串，对于四位加法器则位宽为4位，D为加法器输出位串，位宽和输入位串相同，C为进位输入（Ci）或输出（Co）。
2.2减小运算的延迟
显然，对于上图的这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟相当大，运算效率低。由于运算的延迟主要是由进位延迟引起的，所以减少进位的延迟对提高运算速度非常有效。
采用下图所示方法，将进位中的迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟。这样便可大大减小运算的延迟，从而提高运算效率，实现高速运算。
图2
上图为四位加法器的超前进位的实现原理图，其中，G表示进位生成位串，与输入位宽相同，P表示进位传输位串，与输入位宽相同。其意义为：如G为1，则必定产生进位，若P为1，则向高位传输进位。当进行加法运算时，G = A and B，P = A or B；当进行减法运算时，G = A and (not B)，P = A or (not B)。根据上图可得到四位加法器的各级进位输出为：
C0 = G0 or P0 and Ci
C1 = G1 or P1 and Co = G1 or P1 and G0 or P1 and P0 and Ci
C2 = G2 or P2 and C1 = G2 or P2 and G1 or P2 and P1 and G0 or P2 and P1 and P0 and Ci
C3 = G3 or P3 and C2 = G3 or P3 and G2 or P2 and G1 or P2 and P1 and G0 or P2 and P1 and P0 and Ci
Co = C3
D = A and B and C = (A and ) Xor (A or B) Xor C = G Xor P Xor C
上式中 and 为与操作，or 为或操作，not 为非操作，Xor 异或操作。
2.3八加法器的实现框图
8位加法器采用两个4位二进制并行加法器级联而成。四位加法器采用四个一位全加器级连成串行进位加法器，实现框图如图3所示。
图3用两个并行四位加法器实现一个八位加法器
设计过程
要实现8位加法器，需要三个子程序：
1.四位加法器；2.二进制转十进制显示模块；3.动态显示模块。
3.1??设计思路?
利用VHDL语言3.2??四位二进制并行加法器的设计
运用四个全加器级连成串行进位加法器。程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADD4 IS
PORT(A,B:IN STD_LOGIC_VECTO
显示全部