第2章微处理器-1.ppt

由此可见，偶地址的端口和内存单元 总是和数据总线的低8位相联系；而奇地址的端口和内存单元 总是和数据总线的高8位相联系。 BHE A0 操作 所用的数据总线 0 0 存取规则字（从偶地址开始读/写一个字） AD15~AD0 1 0 从偶地址内存单元或I/O端口读/写一个字节 AD7~AD0 0 1 从奇地址内存单元或I/O端口读/写一个字节 AD15~AD8 0 1 1 0 从奇地址开始 读/写一个 （非规则）字 第一总线周期高8位数据有效 AD15~AD8 AD7~AD0 第二总线周期低8位数据有效 代码组合及对应的存取操作表 BHE和A0合起来说明当前数据在总线上将以何种格式出现： CPU 数 据 数 据 偶 奇 CPU 数 据 偶 奇 CPU 数 据 偶 奇 CPU 数 据 偶 奇 CPU 数 据 偶 奇 奇 数 据 低地址 低地址 低地址 低地址 低地址 5NMI---非屏蔽中断信号---输入、上升沿触发。一旦该信号有效，CPU在现行指令结束后，执行对应于中断类型码为2的非屏蔽中断处理程序。 6INTR---可屏蔽中断请求---输入、电平触发，高电平有效。 CPU在执行每条指令的最后一个时钟周期会对INTR进行采样。 7 RD (T2、T3、Tw) ---读信号---三态输出，低电平有效。 指出将要执行一个 对内存或端口的读操作。 8 CLK---主时钟信号---输入。 8086要求时钟信号的占空比为33%。它为CPU和总线控制逻辑电路提供定时手段。 9 RESET---复位信号---输入，高电平有效。CPU接到该信号后，停止操作并将标志寄存器、IP、DS、SS、ES清零及指令队列清空，将CS设为FFFFH；当RESET变为低电平时，CPU从FFFF0H开始执行程序。 10 READY---准备好信号---输入，高电平有效。若CPU在T3状态检测到它为低电平，则在T3状态之后插入等待状态Tw 。 11 TEST---测试信号---输入，低电平有效。 该信号是与WAIT指令结合起来使用的。当CPU执行WAIT指令时，每隔5个时钟周期对它进行一次测试，若测试到它无效，CPU继续处于等待状态，直到检测到它为低电平时，等待状态结束，CPU继续往下执行被暂停的指令。 12 MN/MX---工作模式选择信号---输入。 MN/MX =1，表示CPU工作在最小模式下； MN/MX =0，表示CPU工作在最大模式下。 8个控制信号： 4. 最小工作模式下用到的其它控制信号 1 INTA---中断响应信号---输出、低电平有效。 表示CPU响应了外设发来的INTR信号。该信号实际上是位于两个连续总线周期中的两个负脉冲。 第一个负脉冲用于通知外设的接口，它发出的中断请求已得到允许； 外设接口收到第二个负脉冲后，往数据总线上放中断类型码/号。 2 ALE(T1 ) ---地址锁存允许信号---输出、高电平有效。 在T1状态，该引腿输出有效电平，以表示当前在在数据/地址复用总线上的输出的是地址信息，它用作地址锁存器8282的片选信号STB，对地址进行锁存。 3 DEN ---数据允许信号---三态输出、低电平有效。 表示CPU当前准备发送或接收一个数据，用作数据总线收发器8286的输出允许信号OE。 它在每个存储器和I/O访问周期及中断响应周期为有效电平。 它在DMA方式时，被浮置为高阻状态。 4 DT/R---数据收发信号---三态输出。 用来控制8286芯片的数据传送方向。 DT/R为1时，进行数据发送，即进行写操作； DT/R为0时，进行数据接收，即进行读操作。 5 M/IO---存储器/输入输出控制信号---三态输出。 M/IO为1时，表示CPU当前正在访问存储器； M/IO为0时，表示CPU当前正在访问I/O端口。 一般地，在前一个总线周期的T4 状态它就成为有效电平，然后开始一个新的总线周期，在此周期中一直保持有效电平，直到本周期的T4 状态为止。 在DMA方式时，被浮置为高阻状态。 6 WR---写信号---三态输出、低电平有效。 它有效时，表示CPU当前正在进行存储器或I/O写操作。 对于任何写周期，它只在T2、T3、Tw期间有效； 在DMA方式时，它被浮置成高阻状态。 7 HOLD---总线保持请求信号---输入、高电平有效。 当系统中CPU之外的另一个主模块要求占用总线时，通过它向CPU发出高电平请求信号。 8 HLDA---总线保持响应信号---输出、高电平有效。 它有效时，表示CPU对其它主模块的总线请求作出响应，与此同时，所有地址/数据总线和控制状态线呈现高阻状态，从而让出系统总线。 5. 最小工作模式