s高速串行数据接收器的设计.pdf

北京大学学报(自然科学版), 第 4 期, 2014 年 7 月 Acta Scientiarum Naturalium Universitatis Pekinensis, Vol. 50, No. 4 (July 2014) doi: 10.13209/j.0479-8023.2014.106 基于0.13 μm CMOS 工艺的6.25 Gb/s 高速 串行数据接收器的设计 李路 王子男 盖伟新† 北京大学信息科学技术学院微纳电子学系 , 北京 100871; † 通信作者 , E-mail: wgai@pku.edu.cn 摘要 基于 1.2 V 0.13 μm CMOS 工艺, 设计一种数据率为 6.25 Gb/s 的高速串行数据接收器。该接收器采用 半速结构降低系统工作频率, 其中 : 均衡电路利用一种低功耗小面积的差分有源电感, 使 RC 负反馈均衡电 路的高频增益增加 50%; 采样电路为半速时钟驱动2-way 交织结构, 同时实现 1:2 串并转换功能; DEMUX 采 用树型(tree-type)结构, 并使用一种新的 1:2 DEMUX 单元 , 较传统单元电路节省 40% 的晶体管数量。HSPICE 仿真结果显示 , 该接收器在–55~125 ℃温度范围、各主要工艺角及电源电压波动 10%的条件下, 均能正确工 作, 核心电路平均功耗为 3.6 mW 。 关键词 串行接收器; 均衡器; 串并转换器 中图分类号 TN4 A 0.13-μm CMOS 6.25-Gb/s High-Speed Serial-Link Receiver † LI Lu, WANG Zinan, GAI Weixin Institute of Microelectronics, School of Electronics Engineering and Computer Science, Peking University, Beijing 100871; † Corresponding author, E-mail: wgai@pku.edu.cn Abstract A 0.13-μm CMOS 6.25-Gb/s high-speed serial-link receiver is designed. The receiver, using half-speed structure, consists of analog equalizer, sampler and DEMUX with required clock signal supplied by PLL and CDR block. A novel analogue equalizer with differential active inductor (DAL) is proposed to boost high-frequency gain and expand bandwidth. The DAL, only consisting of 4 NMOSs, saves large chip area and power consumption compared with other equivalent approaches. The DEMUX, adopting tree-type structure, is based o