Verilog HDL数字设计教程 教学课件 贺敬凯 全书 第6章 Verilog HDL仿真技术.pdf

第6章 Verilog HDL仿真技术  6.1 modelsim软件的使用  6.2 延时  6.3 常用块语句  6.4 常用系统函数和系统任务  6.5 端口连接规则  6.6 小结 6.1 modelsim软件的使用 1. modelsim软件简介 2. 使用图形界面对设计进行仿真 modelsim软件简介 使用图形界面对设计进行仿真 图6-2 顶层设计sin_wave框图 定制宏功能模块——步骤1 图6-3 定制新的宏功能块 定制宏功能模块——步骤2 图6-4 LPM_ROM宏功能模块设定 定制宏功能模块——步骤3 图6-5 选择rom_64x8模块数据线和地址线宽度 定制宏功能模块——步骤4 图6-6 选择rom_64x8模块地址锁存信号inclock 定制宏功能模块——步骤5 图6-7 选择rom_64x8模块数据初始化文件 定制宏功能模块——步骤5 图6-9 顶层设计中ROM 的初始化内容 使用图形界面对设计进行仿真 【例6-4 】 sin_wave模块的测试块 `timescale 1ns/100ps module test_module1; reg clk; wire[7:0] data; //调用已设计好的模块 sin_wave one(.clk(clk),.data(data)); initial begin clk=1b0; //clk初值为0 #3000 $finish; //终止仿真 end //控制驱动设计块的时钟信号，时钟周期为10个时钟单位 always #5 clk=~clk; //clk周期为10 initial $monitor($time,sin_wave_data:%d,data); //监视输出 endmodule 使用图形界面对设计进行仿真 仿真所需文件： （1）设计HDL源代码：可以使用Verilog HDL语言源文件，或者 Quartus产生的网表文件。 （2 ）测试激励代码：根据设计块而设计的激励程序，由于不需要进行 综合，书写具有很大的灵活性。 （3 ）仿真模型/库：根据设计内调用的器件供应商提供的模块而定。 Altera FPGA 的仿真模型库在C:\altera\quartus\eda\sim_lib中。 通过针对不同的目标器件选用不同的XXXX_atoms.v文件。比如使用 cyclone系列器件，那就要使用cyclone_atoms.v. 如果使用了ALTERA 的IP核，还需要altera_mf.v文件。altera_mf.v包含 了所有宏功能模块的仿真模型。 如果ALTERA 的IP核中包括了用户原语，还需要加入220model.v文件。 仿真步骤 图6-10 仿真设置界面 仿真步骤 图6-11 仿真目录内容 仿真步骤 图6-13为工程添加文件 图6-12 新建工程窗口 仿真步骤 图6-14 为工程添加已存在文件 图6-15 添加文件后的工程界面 仿真步骤 图6-16 编译设计中的文件 仿真步骤 图6-17 编译结果 仿真步骤 图6-18 功能仿真前的设置 仿真步骤 图6-19选择仿真对象 仿真步骤 图6-20 仿真界面 仿真步骤 图6-21 仿真时添加clk和data两个变量于波形图的界面