复件EDA实验报告..doc

多功能数字钟 摘要：为设计一个多功能数字钟，利用QuartusII7.1软件搭建数字逻辑电路，进行仿真，然后下载到SmartSOPC实验系统Multifunctional digital clock,QuartusII7.1 was used for building digital logic circuits and simulation,then the program was downloaded to the SmartSOPC experimental system for observation of the phenomenons.When the design was completed,the digital clock was able to display time from 00:00:00 to 23:59:59 and under the control of some relevant circuits,it could speedily check hours,speedily check minutes,hold,reset,chime on every hour and be used as a stopwatch. Keywords：frequency demultiplication ，dynamic display ，whole point timekeeping ，speedily check hours and minutes，reset and hold 目 录 设计要求说明 3 方案论证 3 各子模块设计原理 3 分频器 3 计时器（包括校时、校分、清零、保持电路） 5 动态显示功能 8 报时功能 9 秒表功能 9 总电路图 10 调试、仿真和编程下载 10 实验感想 10 结论 11 参考文献 11 一、设计要求说明 基本设计要求 设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分功能。 能进行正常的时分秒计时功能。 分另由六个数码管实现时分秒的计时。 K1是系统的开关。K1＝0时正常工作，K1＝1时。 K2是系统的开关。K2＝0时正常工作，K2＝1时。 K3是系统的开关。K3＝时正常工作，K3＝时。 K4是系统的开关。K4＝时正常工作，K4＝1时。 2.设计提高部分 整点报时功能。当计到59’53”时开始报时，在59’53”, 59’55”,59’57” 时报时频率为Hz,59’59”时报时频率为Hz。 K5、K6、K7是系统的秒表开关。当K7=0时，秒位与计时器独立，K3、K4分别控制计时器的清零和保持；当K7=1时，秒位与计时器相连成为秒表，由K5、K6控制计时器的清零、保持和计数——当K5=0，K6=0时，秒表清零；当K5=1,K6=0时，秒表暂停；当K5=1，K6=1时，秒表正常计时。 二、方案论证 （整体电路的工作原理） 1.数字钟整体框图 电路的工作原理 通过分频电路将系统时钟进行分频，得到1Hz、100Hz、1kHz及2kHz的频率，分别用于计数和报时等；利用各计数器的使能端来控制清零和保持；校时、校分作用通过添加与门、或门来完成；显示部分只能使用一个显示译码器，因此需要通过数据选择器完成动态显示功能，对于数据选择的地址码的循环，我们需要选择一个比较大的频率（1kHz)，这样，利用人类的视觉暂留，才可使得显示不闪动。 三、各子模块设计原理 分频电路 （1）使用VHDL语言实现分频功能，编程如下: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity frequency_divide is port(clk:in std_logic; clk_1Hz:buffer std_logic; clk_100Hz:buffer std_logic; clk_1kHz:buffer std_logic; clk_2kHz:buffer std_logic); end frequency_divide; architecture behave of frequency_divide is signal clk1_counter:integer range 0 to 2