电子EDA实验报告.doc
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《电子EDA技术》
实验报告
题 目： 电子EDA技术实验报告 院 （系）： 信息科学与技术学院 专 业： 电子信息工程 组 长： 丁廷祥 成 员： 李远波、王帅、常刚刚、魏巍、李近、刘富彬 授课教师： 钟福如 完成日期： 2011年09月24日 实验四 基于VHDL的触发器与锁存器描述与设计
实验目的：
初步掌握VHDL语言的基本结构及设计的初步方法。
掌握VHDL语言的时序电路的设计方法。
掌握VHDL语言的基本描述语句的使用方法。
实验原理：
由LIBRARY引导的库的说明部分。
使用了另一种数据类型STD_LOGIC。
定义了一个内部节点信号SIGNAL。
使用一种新的条件判断表达式：CLK′EVENT AND CLK=′1′
实验内容：
运用已学知识，设计边沿型D触发器，给出程序设计、软件编译、仿真分析及详细实验过程。
设计D触发器（电平型触发时序元件），给出程序设计、软件编译、仿真分析及详细实验过程。
分析比较上述两种触发器的仿真的实测结果，说明这两种电路的异同点。
实验设计
VHDL程序：library ieee;
use ieee.std_logic_1164.all;
entity dff1 is
port(clk,d1:in std_logic;
q1:out std_logic);
end;
architecture bhv of dff1 is
signal qq:std_logic;
begin
process(clk,d1)
begin
if clk=1 then qq=d1;
end if;
end process;
q1=qq;
end;
五．编译仿真截图
六．心得体会
本次实验我们学会了D 触发器的工作原理及结构，在程序编译时出现错误，经过几次反复调试，解决了错误原因。通过实践，我们了解了边沿D触发器的工作原理。了解了VHDL语言的时序电路的设计方法，同时也加 强了动手操作能力，通过一次次的对仿真图编译，查找错误，我们加深了对eda编程的熟悉度，对后期eda 的学习打下了基础
实验五 基于VHDL语言的全加器设计与实现
一、实验目的
1、进一步掌握VHDL语言的几本结构及设计的输入方法。
2、掌握VHDL语言的组合逻辑电路的设计方法。
3、掌握全加器原理，并能进行多位加法器的设计。
4、掌握VHDL语言的基本描述语句特别是元件例化语句的使用方法。
二、实验原理
参考《EDA技术教程》
三、实验内容
1、编写VHDL语言程序实现1位加法器设计，给出程序设计、软件编译、仿真分析及详细实验过程。
2、设计并实现由8个1位二进制加法器级联而成的8位二进制加法器。8位加法器的顶层文件设计要求采用元件例化语句进行实现，并利用Max+PlusII开发软件对其进行编译和仿真。
四、程序
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity adder8b is
port(cin:in std_logic;
a,b:in std_logic_vector(7 downto 0);
s:out std_logic_vector(7 downto 0);
cout:out std_logic);
end adder8b;
architecture behav of adder8b is
signal sint,aa,bb:std_logic_vector(8 downto 0);
begin
aa=0a; bb=0b; sint=aa+bb+cin; s=sint(7 downto 0);
cout=sint(8);
end behav;
library ieee;
use ieee.std_logic_1164.all;
entity f_adder is
port (ain,bin,cin:in std_logic;
cout,sum:out std_logic);
end entity f_adder;
architecture fd1 of f_adder is
component h_adder
port(a,b:in std_logic;
co,so:out std_logic);
end component;
component or2a
port(a,b:in std_logic;
c:out std_logic);
end component;
signal d,e,f:std_logic;
begin
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