数字系统设计实验报告计数器、累加器.pdf

志不强者智不达，言不信者行不果。——墨翟

实验五计数器设计

一、实验目的:

1）复习计数器的结构组成及工作原理。

2）掌握图形法设计计数器的方法。

3）掌握VerilogHDL语言设计计数器的方法。

4）进一步熟悉设计流程、熟悉数字系统实验开发箱的使用。

二、实验器材:

数字系统设计试验箱、导线、计算机、USB接口线

三、实验内容:

1）用图形法设计一个十进制计数器,仿真设计结果。下载,进行在线测试。

用VerilogHDL语言设计一个十进制的计数器（要求加法计数；时钟上

升沿触发；异步清零,低电平有效；同步置数,高电平有效）,仿真设计

结果。下载,进行在线测试。

四、实验截图

1）原理图:

2）仿真波形:

志不强者智不达，言不信者行不果。——墨翟

3）文本程序:

5）波形仿真:

五、实验结果分析、体会:

这次实验,,由于试验箱有抖动,故在原理图上加了去抖电路,但是在波形仿真的时候

无需考虑抖动,所以我在波形仿真的时候将去抖电路消除了,方便观察

志不强者智不达，言不信者行不果。——墨翟

实验六累加器设计

一、实验目的:

1）学习了解累加器工作原理;

2)了解多层次结构的设计思路;

3）学会综合应用原理图和文本相结合的设计方法。

实验器材:

数字系统设计试验箱、导线、计算机、USB接口线

三、实验内容:

1）在文本输入方式下设计分别设计出8位的全加器和8位的寄存器,并分

别存为add8_8.v和reg8.v;

3）2）在原理图输入方式下通过调用两个模块设计出累加器电路,并存

为add8.bdf,进行功能仿真;

下载,进行在线测试。

四、实验截图

1）8位累加器原理图:

志不强者智不达，言不信者行不果。——墨翟

2）波形仿真:

3）文本输入8位加法器语言及符号:

生成元器件:

志不强者智不达，言不信者行不果。——墨翟

4）文本输入8位寄存器:

生成图元:

五、实验总结:

通过本次实验,学习了解累加器工作原理,了解多层次结构的设计思路,

学会综合应用原理图和文本相结合的设计方法。