EDA实验报告5计数器设计.doc

EDA实验5 计数器设计 一、实验目的 计数器是实验中最为常用的时序电路模块之一，本实验的主要目的是掌握使用HDL描述计数器类型模块的基本方法。 二、实验仪器 EDA开发软件 一套 微机 一台 实验开发系统 一台 三、实验说明 计数器是数字电路系统中最基本的功能模块之一，设计时可以采用原理图或HD语言完成。下载验证时的计数时钟可选用连续或单脉冲，并用数码管显示计数值。 四、实验要求 设计一个带有计数允许输入端、复位输入端和进位输出端的十进制计数器。 编制仿真测试文件，并进行功能仿真。 下载并验证计数器功能。 为上述设计建立元件符号。 五、实验过程 1.源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY counter IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END counter; ARCHITECTURE behave OF counter IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST =1 THEN CQI := (OTHERS = 0); ELSIF CLKEVENT AND CLK = 1 THEN IF EN = 1 THEN IF CQI 1001 THEN CQI := CQI + 1; ELSE CQI :=(OTHERS = 0 ); END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1 ; ELSE COUT = 0 ; END IF; CQ = CQI; END PROCESS; END behave; 2．实验结果